CN102760107A - 存储器装置、存储器控制装置和存储器控制方法 - Google Patents

存储器装置、存储器控制装置和存储器控制方法 Download PDF

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Abstract

本发明公开了存储器装置、存储器控制装置和存储器控制方法。该存储器装置包括：多个闪速存储器部，连接至公共数据线；以及控制部，被配置为执行对多个闪速存储器部的数据读取/写入的控制，其中，该控制部执行控制以向多个闪速存储器部的第一闪速存储器部发出读取指令，以从第一闪速存储器部向公共数据线输出读取数据，并且在与从第一闪速存储器部输出读取数据的定时对应的定时向不同于第一闪速存储器部的第二闪速存储器部发出写入指令，以将公共数据线上获得的读取数据写入第二闪速存储器部。

Description

存储器装置、存储器控制装置和存储器控制方法
技术领域
本发明涉及包括闪速存储器(flash memory)的存储器装置、对闪速存储器执行数据读取/写入控制的存储器控制装置及其控制方法。
背景技术
作为一种非易失性存储器，闪速存储器已经广泛普及。
具体地，作为闪速存储器，NAND型闪速存储器是廉价的，并且具有相对高的数据读取/写入速度，因此期望NAND型闪速存储器取代现有存储装置，例如HDD(硬盘驱动)等。
在NAND型闪速存储器中，读取/写入速度依据数据存储位置而变化，并且与读取/写入的单位相比擦除的单位较大。因此，为了保持高性能，定期地执行垃圾回收操作(例如，参考日本未审查专利申请公开第2007-193883号)。
在垃圾回收操作中，分散在闪速存储器中多个块中各处的有效数据被收集并且被并入预定块，因此在许多情况下垃圾回收操作伴随有从一个闪速存储器到另一个闪速存储器的数据拷贝(data copy)。
发明内容
这里，NAND型闪速存储器设置有所谓拷贝命令(回拷(copy back)命令)。然而，该拷贝命令是以拷贝目的和拷贝源在同一闪速存储器内的为前提的命令。例如，在伴随有上述垃圾回收发生的数据拷贝的情况下，不允许在将数据拷贝到另一个闪速存储器时使用拷贝命令。
因此，在现有技术的闪速存储器中，当在不同闪速存储器之间进行数据拷贝时，需要首先从拷贝源闪速存储器读取数据到外部缓存器，然后将数据传输并写入到拷贝目的闪速存储器。
参考图13A和13B，将给出现有技术的数据拷贝所需要的时间长度的描述。
为了对比，图13A示出使用上述拷贝命令的情况。图13B示出如上所述的在不同闪速存储器之间进行数据拷贝的情况。
在图13B中，目前为止，当在不同的闪速存储器之间进行数据拷贝时，首先发出读取命令，并且从拷贝源的闪速存储器进行数据读取。通过数据线将读取数据存储到缓存存储器中。
并且，在读出(存储)完成之后，向拷贝源的闪速存储器发出写入命令。从而，将如上所述存储的读取数据写入拷贝目的的闪速存储器中。
在这点上，在图13A中使用拷贝命令的情况下，数据拷贝的目标包括在闪速存储器内，从而不必将读取数据传输到缓存存储器。因此，在该情况下，拷贝所需的时间长度变为约图13B情况下的时间长度的一半。
以此方式，在现有技术的方法中，当在不同闪速存储器之间进行数据拷贝时，数据通过缓存存储器被传输，从而在数据线上数据传输出现两次。结果，处理速度趋于下降。
鉴于这些问题作出本发明。在包括闪速存储器的存储器装置中，期望例如在伴随有垃圾回收等发生的数据拷贝的情况下，以与使用拷贝命令的情况下相同的方式，将到另一个闪速存储器的数据拷贝速度增大。
根据本发明的实施方式，提供了存储器装置。
也就是说，根据本实施方式的存储器装置包括连接至公共数据线的多个闪速存储器部(section)。
并且，存储器装置包括配置为执行对多个闪速存储器部的数据读取/写入的控制的控制部。
并且，控制部执行控制，以向多个闪速存储器部中的第一闪速存储器部发出读取指令，以从第一闪速存储器部向公共数据线输出读取数据，并且在与从第一闪速存储器部输出读取数据的定时对应的定时向不同于第一闪速存储器部的第二闪速存储器部发出写入指令，以将公共数据线上获得的读取数据写入第二闪速存储器部。
并且，根据本发明的另一个实施方式，提供一种存储器控制装置。
也就是说，根据本实施方式的存储器控制装置是用于执行对连接至公共数据线的多个闪速存储器部的数据读取/写入控制的存储器控制装置，存储器控制装置执行控制，包括：向多个闪速存储器部中的第一闪速存储器部发出读取指令，以从第一闪速存储器部向公共数据线输出读取数据；以及在与从第一闪速存储器部输出读取数据的定时对应的定时向不同于第一闪速存储器部的第二闪速存储器部发出写入指令，以将公共数据线上获得的读取数据写入第二闪速存储器部。
并且，根据本发明的另一个实施方式，提供了控制存储器的方法。
也就是说，根据本实施方式控制存储器的方法是控制存储器执行对连接至公共数据线的多个闪速存储器部的数据读取/写入控制的方法，该方法包括：向多个闪速存储器部中的第一闪速存储器部发出读取指令，以从第一闪速存储器部向公共数据线输出读取数据；以及在与从第一闪速存储器部输出读取数据的定时对应的定时向不同于第一闪速存储器部的第二闪速存储器部发出写入指令，以将公共数据线上获得的读取数据写入第二闪速存储器部。
通过上述配置，可以同时并行地执行从第一闪速存储器部读取数据和将读取数据写入第二闪速存储器部。
由于可以并行地将在上述公共数据线上获得的读取数据写入另一个闪速存储器部，所以与在将数据拷贝到另一个闪速存储器时必须使用缓存存储器的现有技术的情况相比，可以显著地提高拷贝速度。
通过本发明的实施方式，可以并行地执行从第一闪速存储器部读取数据和将读取数据写入第二闪速存储器部。因此，可以将拷贝时段缩短到与使用现有技术的拷贝命令的情况下实质上相同的时段。
附图说明
图1是示出了根据第一实施方式的存储器装置的内部构造的示图；
图2是用于说明在采用根据第一实施方式的存储器控制方法的情况下进行数据拷贝所需的时间长度的示图；
图3是主要示出了根据第一实施方式的存储器装置的控制部中所包含的构造的示图；
图4是用于实现根据第一实施方式的存储器控制方法的各个信号的时序图；
图5是第一实施方式的情况下关于数据建立时间(tDS)和数据保持时间(tDH)的解释性示图；
图6是示出了根据EDO模式执行根据第一实施方式的存储器控制方法的情况下的工作波形的时序图；
图7是示出了为了执行根据第一实施方式的存储器控制方法要执行的具体处理流程的流程图，；
图8是用于示出了根据第二实施方式的存储器装置的内部构造的示图；
图9是用于示出了根据第二实施方式的存储器控制方法的时序图；
图10是第二实施方式情况下关于数据建立时间(tDS)和数据保持时间(tDH)的解释性示图；
图11是示出了根据第三实施方式的存储器装置的内部构造的示图；
图12A和图12B是示出了为了执行根据第三实施方式的存储器控制方法要执行的具体处理流程的流程图；以及
图13A和图13B是用于说明现有技术的数据拷贝所需的时间长度的示图。
具体实施方式
下面，将给出本发明实施方式的描述。
在这点上，将以以下顺序给出描述。
1.第一实施方式
1.1存储器装置的内部构造
1.2根据第一实施方式的存储器控制方法
1.3处理流程
2.第二实施方式
2.1存储器装置的内部构造
2.2根据第二实施方式的存储器控制方法
3.第三实施方式
3.1存储器装置的内部构造和存储器控制方法
3.2处理流程
4.变形例
1.第一实施方式
1.1存储器装置的内部构造
图1示出了根据本发明第一实施方式的存储器装置(下文中称为存储器装置1)的内部构造。
在图1中，如图中所示，存储器装置1包括多个闪速存储器2、用于对闪速存储器2执行写/读控制的控制器3、用作控制器3的工作区的RAM(随机存取存储器)4、用于临时存储闪速存储器2的读取/写入数据的缓存器RAM 5以及外部接口6。
闪速存储器2被假设为NAND型闪速存储器。在图1中，示出了包括四个闪速存储器2的示例。各个闪速存储器由闪速存储器2-0、闪速存储器2-1、闪速存储器2-2和闪速存储器2-3表示。
如图1中所示，每条信号线Le连接于相应一个闪速存储器2和控制器3之间。假设闪速存储器2-0和控制器3之间的信号线Le是信号线Le-0，闪速存储器2-1和控制器3之间的信号线Le是信号线Le-1，闪速存储器2-2和控制器3之间的信号线Le是信号线Le-2，以及闪速存储器2-3和控制器3之间的信号线Le是信号线Le-3。
感兴趣的信号线Le是供给用于指示对作为读取目标或写入目标的闪速存储器2的数据读取定时或数据写入定时的使能信号(读取使能信号或写入使能信号，将稍后对其进行描述)的信号线。在这点上，在此意义上，信号线Le还通过使能信号线Le表示。
此外，公共数据线Ldt连接至各个闪速存储器2。如图1中所示，数据线Ldt还连接至缓存器RAM 5。从而，能够将来自缓存器RAM 5的写入数据供给闪速存储器2，并且能够将来自闪速存储器2的读取数据供给缓存器RAM 5。
在这点上，对于控制器3和闪速存储器2之间的线路，仅仅具体地示出了与根据本实施方式的存储器控制方法有关的线路。实际上，例如，还连接有诸如用于实现读取/写入的寻址的信号线等的其他线路。
控制器3执行对存储器装置1的整体控制。
具体来说，例如，控制器3执行外部接口6从外部主机设备接收到的命令的解释，根据该命令对闪速存储器2进行数据写入/读取控制，用于管理闪速存储器2中的记录数据的各种管理信息的生成等。此外，控制器3在将数据写入闪速存储器2时执行ECC(纠错代码)数据生成和添加，以及在读取时间时进行ECC纠错处理等。
设置外部接口6以使得能够在外部主机设备和控制器3之间进行各种数据的传输和接收。外部接口6接收来自上述主机设备的命令，并且执行数据传输和接收等。
来自主机设备的指示要被写入的数据通过外部接口6而临时存储于缓存器RAM 5中，然后在控制器3的控制下通过数据线Ldt将该数据写入预定闪速存储器2(地址)中。
此外，如果主机设备发出对写入在某一闪速存储器2(地址)中的数据进行读取的指示，则在控制器3的控制下从闪速存储器2读取的数据通过数据线Ldt而临时存储于缓存器RAM 5中，然后通过外部接口6传输至主机设备。
1.2根据第一实施方式的存储器控制方法
在本实施方式中，采用的构造是其中公共数据线Ldt连接至各个闪速存储器2，并且当发生至不同一个闪速存储器2的数据拷贝时，按照下述方法执行拷贝处理。
也就是说，向多个闪速存储器2中作为数据的拷贝源的闪速存储器2发出读取指令，使得经由数据线Ldt从拷贝源的闪速存储器2输出读取数据。同时，在与从拷贝源的闪速存储器2输出读取数据的定时对应的定时向作为拷贝目的的闪速存储器2发出写入指令。从而，将如上所述数据线Ldt上获得的读取数据写入作为拷贝目的的闪速存储器2中。
通过这种方法，可以同时并行地执行从拷贝源的闪速存储器2读取数据以及将读出的数据写入拷贝目的的闪速存储器2中。
图2是用于说明在采用根据本实施方式的存储器控制方法的情况下进行数据拷贝所需的时间长度的示图。
如与图13A和图13B中的情况相比所理解的，通过本实施方式，可以使数据拷贝到另一个闪速存储器2所需的时间长度与使用图13A中所示的拷贝命令的情况下的时间长度相同。从而，与图13B中示出的利用现有技术方法进行数据拷贝时必须使用缓存存储器的情况相比，可以将拷贝时间长度减少大约一半。
将参照图3至图5给出用于实现作为上述本实施方式的存储器控制方法和控制内容的具体构成的描述。
图3是主要示出了在用于实现根据本实施方式的存储器控制方法的控制器3中所包括的具体构造的示图。图4是用于实现根据本实施方式的控制存储器的方法的各个信号的时序图。在这点上，在图4中，DT代表数据。
在图3中，与图1中示出的闪速存储器2、缓存器RAM 5、使能信号线Le和数据线Ldt一起，还示出了控制器3所需的构造。为了便于示出，假设关于闪速存储器2仅仅设置闪速存储器2-0和闪速存储器2-1。
这里，在下面的描述中，以数据的拷贝源是闪速存储器2-0并且拷贝目的是闪速存储器2-1的情况作为示例。
在图3中，在该情况下，控制器3基于时钟CLK生成选通信号(Strobe)。选通信号的频率与时钟CLK的频率一致。
在该示例中，控制器3基于选通信号分别生成读取使能信号RE和写入使能信号WE。具体来说，控制器3具有用于接收选通信号的输入的多个可变延迟电路3A。这些可变延迟电路3A根据选通信号生成读取使能信号RE和写入使能信号WE。
在该示例中，为相应一条使能信号线Le设置一个可变延迟电路3A。也就是说，为闪速存储器2的每一个设置一个可变延迟电路3A。
在该情况下，对于使能信号线Le，仅仅设置Le-0和Le-1，从而对于可变延迟电路3A，设置两个电路，即对应于信号线Le-0的可变延迟电路3A-0和对应于信号线Le-1的可变延迟电路3A-1。
这里，如参照图4所理解的，读取使能信号RE在相位上具有比选通信号1/4周期的延迟。也就是说，在该情况下的控制器3中，当读取写在某一闪速存储器2-x中的数据时，连接至使能信号线Le-x的可变延迟电路3A-x的延迟量被设定为选通信号1/4周期的延迟量，其中该使能信号线Le-x连接至闪速存储器2-x。
在如该示例中将闪速存储器2-0的数据拷贝到闪速存储器2-1的情况下，当从闪速存储器2-0读取要拷贝的数据时，为可变延迟电路3A-0设定选通信号的1/4周期的延迟量，并且向闪速存储器2-0发出读取使能信号RE。
在这点上，下文中，为了方便起见，为用于生成读取使能信号RE的可变延迟电路3A设定的延迟量被描述为“读取延迟量”。
响应于如此的读取使能信号RE的供给，在读取使能信号RE的每个下降定时处(时间点t1、t3和t3)，从作为拷贝源的闪速存储器2-0顺次读取一位数据，如图4中“DT out_0”所示。
这里，以该方式，从闪速存储器2-0读取的数据被输出到数据线Ldt上。此时，直至在数据线Ldt上获得读取数据要花费一定的时间。
因此，为了将从闪速存储器2-0读出的数据写入闪速存储器2-1，生成将向闪速存储器2-1发出的写入使能信号WE，使得由写入使能信号WE表示的写入定时比由向作为拷贝源的闪速存储器2-0发出的读取使能信号RE表示的读取定时延迟预定时段。
在这点上，在该示例中，写入使能信号WE通过信号的上升定时表示数据写入定时(时间点t2、t4和t6)。
这里，在NAND型闪速存储器的情况下，数据线Ldt上的信号输入和输出关于信号线Le变得有效的定时由供应商指定。
如图5中所示，供应商指定数据建立时间(tDS)，其是在写入使能信号WE的上升沿前设定有效数据的必要时段，以及数据保持时间(tDH)，其是之后有效数据被继续设定的必要时段。
例如，如果指定tDS是5ns，并且tDH是15ns，则期望相对于写入使能信号WE将读取使能信号RE延迟5ns以上(图5中“延迟”)。
此时，使能信号的周期被设置为至少20ns(其是tDS和tDH之和)以上。
当将从闪速存储器2-0读出的数据写入闪速存储器2-1中时，控制器3提前为图3中所示的可变延迟电路3A-1设定延迟量，以获得与上述读取使能信号RE具有相位差(例如，对应于上述5ns的相位差)的信号作为从可变延迟电路3A-1输出的写入使能信号WE。
在这点上，以此方式为用于生成写入使能信号WE的可变延迟电路3A设定的延迟量被描述为“写入延迟量”，其中该写入使能信号WE在向另一个闪速存储器2进行数据拷贝时供给作为拷贝目的的闪速存储器2。
通过供给如上所述生成的写入使能信号WE，能够可靠地将从闪速存储器2-0读取的并且在数据线Ldt上获得的读取数据(在该情况下为每一位)写入闪速存储器2-1(拷贝目的闪速存储器)中。
这里，已经给出响应于上述描述中从闪速存储器2-0到闪速存储器2-1的数据拷贝要执行的处理的描述。然而，反过来，当数据要从闪速存储器2-1拷贝到闪速存储器2-0时，应当对可变延迟电路3A-1设定读取延迟量，并且应当对可变延迟电路3A-0设定写入延迟量。
在这点上，在一些NAND型闪速存储器中，可以设定EDO(增强数据输出)模式。在EDO模式下，也可以以相同的方式通过上述存储器控制方法适当地拷贝数据到另一个闪速存储器。
图6示出了工作波形，如同图4中的那些，在根据EDO模式执行根据本实施方式的存储器控制方法的情况下。在这点上，在该情况下，也以将数据从闪速存储器2-0拷贝到闪速存储器2-1的情况为示例。
参考图6，应该理解，在EDO模式下，读取使能信号RE的一个周期变为读取时段，并且通过利用上述生成方法生成对闪速存储器2-0的读取使能信号RE，以及对闪速存储器2-1的写入使能信号WE，也可以以与图4中所示的情况相同的方式将从闪速存储器2-0经由数据线Ldt获得的读取数据适当地写入作为拷贝目的的闪速存储器2-1。
1.3处理流程
参考图7中的流程图，将给出为了实现上述存储器控制方法要通过控制器3执行的具体处理流程的描述。
参考图7，在步骤S101，等待至另一个闪速存储器的拷贝的发生。也就是说，等待将写入在图1中所示的闪速存储器2中的某一闪速存储器2中的数据写入另一个闪速存储器2的状态的检测。
目前为止，从描述所理解到，作为引起至另一个闪速存储器的拷贝发生的原因，可以给出垃圾回收的发生等作为示例。
在步骤S101，如果发生至另一个闪速存储器的拷贝，则在步骤S102，执行处理以开始将读取使能信号RE输出到拷贝源存储器并且将写入使能信号WE输出到拷贝目的存储器。
在该示例的情况下，通过利用可变延迟电路3A给出相对于选通信号的预定延迟量(上述读取延迟量和写入延迟量)，分别生成读取使能信号RE和写入使能信号WE。因此，步骤S102中的处理包括开始选通信号的触发(toggle)，在拷贝源闪速存储器2的可变延迟电路3A设定上述读取延迟量，并且在连接至拷贝目的闪速存储器2的可变延迟电路3A设定写入延迟量。
在执行步骤S102中的处理之后，等待处理直至在步骤S103中完成拷贝。也就是说，等待处理直至要拷贝的数据全部写入拷贝目的闪速存储器中。
在步骤S103中，如果拷贝完成，则处理进行至步骤S104，并且执行用于停止读取使能信号RE和写入使能信号WE的输出的处理。在该示例的情况下，停止选通信号的触发，以使得读取使能信号RE和写入使能信号WE的输出停止。
在执行步骤S104中的处理之后，如图7中所示，完成用于拷贝到其他闪速存储器的处理。
通过根据本实施方式的上述存储器控制方法，可以同步并行地执行从拷贝源闪速存储器读取数据并且将读取数据写入拷贝目的闪速存储器。从而，与利用现有技术的拷贝方法在进行拷贝到另一个闪速存储器时必须使用缓存存储器RAM 5相比，可以显著地提高拷贝速度。
在这点上，在上面中，仅仅主要给出了用于从拷贝源闪速存储器读取数据和将读取数据写入拷贝目的闪速存储器的处理的描述。实际上，与这种同步并行的写入处理并行地，控制器3根据需要对来自拷贝源闪速存储器的读取数据(也就是说，要存储在缓存器RAM 5中的数据)执行检错(error check)处理和纠错(error correction)处理。此时，如果执行纠错，则控制器3执行处理以将写在拷贝目的闪速存储器中的读取数据中的相关数据用纠错之后的数据重写。
从而，可以防止进行数据拷贝时数据可靠性的下降。
2.第二实施方式
2.1存储器装置的内部构造
接下来，将给出第二实施方式的描述。
第二实施方式应用于采用DDR(双倍数据速率)标准的NAND型闪速存储器。
图8是用于示出根据第二实施方式的存储器装置的内部构造的示图。
在这点上，除了设置控制器7将控制器3取代以及从控制器7到各个闪速存储器2的线路是不同的之外，根据第二实施方式的存储器装置具有与根据第一实施方式的存储器装置1的构造相同的构造。
因此，在图8中，关于根据第二实施方式的存储器装置的构造，仅仅控制器7的内部构造和线路被主要示出。在这点上，在图8中，以与图3中相同的方式，假设对于闪速存储器2仅设置闪速存储器2-0和闪速存储器2-1。并且，示出缓存器RAM 5。
在支持DDR传输的情况下，DQS信号线Ldqs独立地分别连接至相应的闪速存储器2，以除了供给读取使能信号RE和写入使能信号WE之外，还供给用于从控制器7输入和输出数据的DQS信号(数据选通信号)。
如图8中所示，假设连接至闪速存储器2-0的DQS信号线Ldqs是“Ldqs-0”，以及连接至闪速存储器2-1的DQS信号线Ldqs是“Ldqs-1”。
作为公知常识，在采用DDR的情况下，在读取数据时，从闪速存储器2输出DQS信号，并且接收器(读取数据的捕获方)以该方式在通过从闪速存储器2输出的DQS信号表示的定时捕获数据。
另一方面，在写入数据时，将DQS信号输入闪速存储器2中，并且指明数据写入定时。
在这点上，下文中，为方便起见，假设响应于读取时间从闪速存储器2输出的DQS信号被称为“DQS输出信号”，并且响应于写入时间向闪速存储器2发出用于指明写入定时的DQS信号被称为“DQS输入信号”。
这里，图8中“DQS输出”表示DQS输出信号，其响应于读取时间从闪速存储器2输出。
并且，在图8中，示出从控制器7分别供给各个闪速存储器2的时钟CLK的信号线Lclk。如图8中所示，假设连接至闪速存储器2-0的信号线Lclk是“Lclk-0”，以及连接至闪速存储器2-1的信号线Lclk是“Lclk-1”。
在这点上，在该情况下，对于控制器和闪速存储器之间的线路，仅仅具体地示出与根据本实施方式的存储器控制方法有关的线路。实际上，例如，连接有诸如用于寻址的信号线等其他线路。例如，可以提供用于CLE(命令锁存使能)信号和ALE(地址锁存使能)信号的供给线等作为示例。
如图8中所示，时钟CLK通过控制器7中设置的可变延迟电路7A而供给至信号线Lclk。
具体来说，经由可变延迟电路3A-0的时钟信号CLK通过信号线Lclk-0而供给至闪速存储器2-0。以相同的方式，经由可变延迟电路3A-1的时钟CLK通过信号线Lclk-1供给闪速存储器2-1。
假设通过可变延迟电路3A-0向闪速存储器2-0供给的时钟CLK是“CLK_0”，以及通过可变延迟电路3A-1向闪速存储器2-1供给的时钟CLK是“CLK_1”。
并且，在该情况下，在控制器7中设置与闪速存储器2相同数量的开关SW。如图8中所示，假设对应于闪速存储器2-0设置的开关SW是“SW-0”，而对应于闪速存储器2-1设置的开关SW是“SW-1”。在该情况下，开关SW是能够关于端子t1选择端子t2、端子t3和端子t4中的一个的开关。也就是说，开关SW被配置为选择输入到端子t2或端子t3或端子t4的信号中的任一个以从端子t1输出信号。
如图8中所示，端子t1的输出通过缓存放大器7B供给DQS信号线Ldqs。这里，通过DQS信号线Ldqs-0供给闪速存储器2-0的DQS信号(DQS输入信号)被指示为DQS_0，而通过DQS信号线Ldqs-1供给闪速存储器2-1的DQS信号(DQS输入信号)被指示为DQS_1。
DQS输入信号供给至开关SW的端子t4。在进行从另一个闪速存储器的数据拷贝以外的正常写入操作时，选择端子t4，并且DQS输入信号被供给数据要写入其中的闪速存储器2。
并且，在读取闪速存储器2时输出的DQS输出信号输入到开关SW的端子t3，开关SW是为该闪速存储器2对应地设置的。
并且，来自开关SW-0的端子t1的输出顺次经过缓存放大器7B-0、缓存放大器7C-0和延迟电路7D-1而输入到开关SW-1的端子t2。
在这点上，虽然为了示意性目的而未在图8中示出，但是延迟电路7D-0作为对应于闪速存储器2-0的延迟电路7D设置在控制器7中。并且，开关SW-1的端子t1的输出经过缓存放大器7B-1、缓存放大器7C-1然后经过延迟电路7D-0而输入到开关SW-0的端子t2。
2.2根据第二实施方式的存储器控制方法
参考图9中的时序图，将给出根据第二实施方式的存储器控制方法的描述。
在这点上，在图9中，分别示出了在进行从闪速存储器2-0到闪速存储器2-1的数据拷贝时相应获得的CLK_0、ALE/CLE_0、DQS out_0、DTout_0、CLK_1、ALE/CLE_1、DQS in_1和DT in_1。
在这点上，ALE/CLE_0和ALE/CLE_1分别表示从控制器7供给闪速存储器2-0和闪速存储器2-1的ALE信号和CLE信号。DQS out_0表示从闪速存储器2-0输出的DQS输出信号，而DQS in_1表示供给闪速存储器2-1的DQS输入信号。在这点上，该情况下DT代表数据。
首先，在其中采用DDR标准的第二实施方式的情况下，图9中由DQS out_0指示的DQS输出信号通过对闪速存储器2-0进行读取而从闪速存储器2-0获得。DQS输出信号的每半个周期期间在数据线Ldt上获得该情况下读出的数据。
这里，在DDR传输中，在数据线Ldt上获得读取数据的定时不必与时钟CLK的上升/下降定时一致。具体地，关于闪速存储器2的工作温度的变化，两者之间的定时差异变得相对较大。
因此，在该示例中，供给拷贝目的闪速存储器2-1的DQS输入信号并不基于时钟CLK而生成，而是基于由拷贝源闪速存储器2-0输出的DQS输出信号生成。
具体来说，在第二实施方式中，如果假设数据从闪速存储器2-0拷贝到闪速存储器2-1，则图8中所示的开关SW-0选择端子t3，并且开关SW-1选择端子t2。从而，可以通过将预定延迟量赋予从拷贝源(也就是说，读取目标)闪速存储器2-0到拷贝目的闪速存储器2-1的DQS输出信号，来提供由延迟电路7D-1生成的信号作为DQS输入信号(写入定时指令信号)。
这里，在采用DDR的情况下，如图10中所示，供应商指定tDS，其是在DQS输入信号(图10中DQS in_1)的上升之前需要设定有效数据的时段，以及指定tDS，其是之后保持有效数据的时段。
例如，在执行频率是100MHz的情况下，也就是说，10ns的周期，并且tDS和tDH被设定为1ns，确定延迟电路7D中要设定的延迟量，以使得获得比拷贝目的闪速存储器产生的DQS输出信号延迟2.5ns的DQS输出信号(图10中“延迟”)。
以该方式，通过将预定延迟量赋予从拷贝目的闪速存储器2-0产生的DQS输出信号所生成的DQS输入信号被供给拷贝源闪速存储器2-1，使得可以响应于DQS输入信号(参考图9中的时间点t2、t4、t6和t8)将从闪速存储器2-0获得的数据线Ldt上的读取数据适当地写入闪速存储器2-1。
这里，如参考图9所理解的，供给拷贝目的闪速存储器2-1的时钟CLK_1相对于时钟CLK_0，具有与上述通过延迟电路7D-1赋予从拷贝源闪速存储器2-0产生的DQS输出信号的延迟量一样多的延迟。此时的延迟量(也就是说，在产生要供给拷贝目的闪速存储器的时钟CLK时，在对应于拷贝目的闪速存储器设置的可变延迟电路3A设定的延迟量)通过“写入时间时延迟量”来指示。
写入时间时延迟量由控制器7设定。
在这点上，在该情况下，要在对应于拷贝源闪速存储器设置的可变延迟电路3A设定的延迟量应该为“0”。
在这点上，在上面，已经给出了对应于从闪速存储器2-0到闪速存储器2-1的数据拷贝的操作的描述。然而，在从闪速存储器2-1到闪速存储器2-0的数据拷贝时，为开关SW-1选择端子t3，并且为开关SW-0选择端子t2。并且，与此一起，为可变延迟电路3A-0设定写入时间时的上述延迟量，并且拷贝目的闪速存储器2-0的时钟CLK_0应该比拷贝源闪速存储器2-1的时钟CLK_1延迟。
并且，在正常写入时，除了伴随有到另一个闪速存储器的数据拷贝的写入之外，为与要写入数据的闪速存储器2对应设置的开关SW选择端子t4，使得正常DQS输入信号供给要写入数据的闪速存储器2。
并且，在图8中，以闪速存储器2的数量是两个的情况为示例。然而，可以将根据第二实施方式的存储器控制方法应用于闪速存储器2的数量是三个以上的情况。
在该情况下，以与上面相同的方式，为每个闪速存储器2应该设置至少可变延迟电路8A、开关SW和延迟电路7D。
然而，在设置三个以上闪速存储器2的情况下，被选择作为拷贝源的闪速存储器2的数量变为两个以上，从而即使两个以上闪速存储器2中的任一个被选择作为拷贝源，开关SW需要被配置为允许选择地输入来自所选择的闪速存储器2的DQS输出信号的延迟信号(在被延迟电路7D延迟之后的DQS输出信号＝至拷贝目的闪速存储器的DQS输入信号)。也就是说，的用于基于来自拷贝源闪速存储器的DQS输出信号输入DQS输入信号的端子作为端子t2，被设置为与可以被选择作为拷贝源闪速存储器的闪速存储器2的数量一样多。必须将开关SW配置为允许从那些端子选择与被选择为拷贝源的闪速存储器2相对应的端子。
如上所述，在第二实施方式中，在采用DDR标准的情况下，考虑到由工作温度等引起的拷贝源闪速存储器2的数据读取定时的变化，通过对供给拷贝目的闪速存储器2的DQS输入信号表示的写入指令定时进行调整。具体来说，在DDR的情况下，拷贝源闪速存储器2的数据读取定时由来自闪速存储器2的DQS输出信号来表示，从而通过赋予DQS输出信号预定定时延迟所产生的信号被生成作为至拷贝目的闪速存储器2的DQS输入信号。
从而，可以防止至拷贝目的闪速存储器的写入定时依据工作温度的变化等而变得不合适。也就是说，可以防止依据工作温度的变化等而在拷贝目的闪速存储器2发生写入错误的偶然事件的发生。
在这点上，在允许图10中所示的tDH的时间长度相对较短的情况下等，例如，可以基于DQS输出信号以外的定时信号(诸如时钟CLK等)，生成要供给拷贝目的闪速存储器2的DQS输入信号。也就是说，例如，通过考虑到由工作温度的变化导致的定时差异，赋予时钟CLK相对大的延迟量，并且使用时钟作为至拷贝目的闪速存储器2的DQS输入信号，也可以获得相同的温度补偿效果。
3.第三实施方式
3.1存储器装置的内部构造和存储器控制方法
图11示出了根据第三实施方式的存储器装置(存储器装置10)的内部构造。
在这点上，在第三实施方式中，为目前为止已经描述的部件赋予相同的参考标号，并且将省略其描述。
存储器装置10与根据第一实施方式的存储器装置1不同的点在于，新设置有冗余闪速存储器2-rd并且设置控制器11来取代控制器3。此外，在存储器装置10中，信号线Le-rd连接于控制器11和冗余闪速存储器2-rd之间。并且，在该情况下，数据线Ldt连接至冗余闪速存储器2-rd，如图11中所示。
冗余闪速存储器2-rd表示未计算在存储器装置10的记录容量内的冗余记录区域的闪速存储器2。也就是说，冗余闪速存储器2-rd不是用于记录正常用户数据等的存储器。
这里，在存储器装置10中，在控制器11中设置与图3中描述的相同的对应于信号线Le-rd的可变延迟电路3A(称为可变延迟电路3A-rd)。选通信号通过可变延迟电路3A-rd被输入到信号线Le-rd。
在第三实施方式中，设置有这种冗余闪速存储器2-rd，以及在从其他闪速存储器2-0到2-3中的任一个闪速存储器2读取数据时，从该闪速存储器2输出到数据线Ldt上的读取数据被传输到缓存器RAM 5，并且与此并行地，读取数据还被写入冗余闪速存储器2-rd中。
这里，控制器11对缓存器RAM 5中存储的读取数据执行检错处理，以确定在如上所述的数据读取时是否要执行所谓的刷新(refresh)处理。如果基于检错处理的结果满足刷新处理应该被执行的预定条件(例如，当错误部分达到上限值等时(下文中称为刷新执行条件))，则控制器11对缓存器RAM 5中的错误数据执行纠正处理等，以进行刷新处理。
在这点上，例如，关于闪速存储器中刷新处理的描述在日本未审查专利申请公开第2010-15477号和日本未审查专利申请公开第2010-198219号等中所包含。
此时，在现有技术的存储器装置中，如果作为对缓存器RAM 5中存储的读取数据进行检错处理的结果满足刷新执行条件，则在缓存器RAM 5中执行如上所述的纠错处理，然后将纠正之后的全部读取数据写回到闪速存储器2。也就是说，在执行现有技术的刷新处理时，伴随有以该方式进行的全部读取数据的写入处理，从而存在数据读取速度下降的问题。
从而，在第三实施方式中，在读取闪速存储器2时，读取数据并行地写入如上所述的冗余闪速存储器2-rd中。并且，在响应于满足刷新执行条件而在缓存器RAM 5中纠正错误部分之后，仅仅与写入在冗余闪速存储器2-rd中的错误部分有关的数据部分被纠正后的数据部分重写。
从而，与其中在刷新时全部读取数据被写回的现有技术的情况相比，可以有效地防止刷新执行时读取速度的下降。
这里，如果作为上述检错处理的结果(如果未满足刷新执行条件)而确定不必执行刷新，则并行地丢弃写入冗余闪速存储器2-rd中的数据。
并且，在那之后的适当定时处，在以响应于刷新执行条件的满足而重写错误部分之后，将冗余闪速存储器2-rd中的数据在那之后合适的定时写入正常记录区域中(也就是说，闪速存储器2-0到2-3中的任一个)。例如，期望在那之后启动存储器装置1时或者在没有来自主机设备的请求等的状态检测的定时写入该数据。
3.2处理流程
图12A和图12B是示出了为了执行根据上述第三实施方式的存储器控制方法而要执行的具体处理流程的流程图。
图12A示出了用于在读取时实现并行写入的处理。图12B示出了用于依据刷新执行条件是否满足来实现控制的处理。
图12A中所示的处理和图12B中所示的处理由控制器11并行地执行。
首先，将给出图12A中所示的处理的描述。
在图12A中，在步骤S201，等待读取命令。也就是说，等待来自主机设备的读取命令。
如果接收到读取命令，则处理进行至步骤S202，并且执行用于开始将读取使能信号RE输出到要读取的存储器并且将写入使能信号WE输出到冗余存储器的处理。也就是说，执行处理以开始将读取使能信号RE输出到由上述读取命令识别的读取目标闪速存储器2，并且将写入使能信号WE输出到冗余闪速存储器2-rd。
在这点上，除了读取使能信号RE的输出目标和写入使能信号WE的输出目标不同之外，步骤S202中的处理与已经在图7中描述的步骤S102中的处理相同，从而将省略其描述。
在执行步骤S202中的输出开始处理之后，在步骤S203中，等待处理直至完成至冗余存储器的写入。也就是说，等待处理直至通过上述读取命令指令指示的所有读取数据被写入冗余闪速存储器2-rd。
当完成至冗余存储器的写入时，处理进行至步骤S204，以及用于停止读取使能信号RE的输出和写入使能信号WE的输出的处理。也就是说，在该情况下，以与步骤S104中相同的方式应当停止选通信号的触发。
在执行步骤S204中的处理之后，图12A中所示的处理终止。
接下来，在图12B中，在步骤S301中，等待处理直至开始读取。也就是说，等待处理直至响应于来自上述主机设备的读取命令开始读取。
当检测读取的开始时，在步骤S302中，执行读取数据的检错。也就是说，对缓存器RAM 5中存储的通过数据线Ldt从闪速存储器2读取的读取数据执行检错。
在执行步骤S302中的检错之后，在步骤S303中，确定刷新执行条件是否满足。
在该示例中，例如，假设设定错误部分已经达到作为刷新执行条件的预定上限值的条件。
在这点上，作为刷新执行条件，例如，可以设定其中添加到现在对作为读取目标的数据部分(例如，对于每个块)读取的次数的条件。
在步骤S303中，如果由于满足刷新执行条件而获得肯定结果，则处理进行至步骤S304，并且执行错误数据的纠正处理。
也就是说，纠正缓存器RAM 5中存储的读取数据中通过步骤S302中的检错处理而被确定为错误的部分。
执行步骤S304中对错误数据的纠正处理之后，在步骤S305中，用纠正数据重写冗余存储器的错误部分。也就是说，在已经写入冗余闪速存储器2-rd中的读取数据中，仅与步骤S304中纠正的错误部分有关的数据部分被纠正后的相同数据部分重写。
另一方面，在步骤S303中，如果由于刷新执行条件的否定而获得否定结果，则处理进行至步骤S306，并且执行用于丢弃写入冗余存储器中的数据的处理。对于步骤S306中的处理，发出指令以暂停至冗余闪速存储器2的写入，并且删除写入的数据。此时，可执行仅用于更新管理信息的处理，使得写在冗余闪速存储器2中的读取数据被处理为好像已被删除，或者同时执行用于实际删除读出的数据的记录部分的处理。
在执行步骤S306中的丢弃处理，或执行步骤S305的重写处理之后，图12B中所示的处理终止。
在这点上，毋庸置疑，以与第二实施方式相同的方式，根据上述第三实施方式的存储器控制方法可应用于采用DDR标准的情况。
并且，在上面中，已经给出除了正常记录区域的闪速存储器2之外分离设置冗余闪速存储器2-rd的情况的描述。然而，用于冗余闪速存储器2-rd的闪速存储器2可适当地从闪速存储器2选择并且使用。
变形例
在上面，已经给出了根据本发明的实施方式的描述。然而，本发明并不应被限制于目前为止描述的实施方式。
例如，在上述描述中，已经给出了读取数据并行地写入仅一个闪速存储器2中的示例。然而，自然地，可以将读取数据并行写入到多个闪速存储器2。
并且，在目前为止的描述中，以读取/写入使能信号通过公共使能信号线Le供给闪速存储器2的构造为示例。然而，还可以具有供给读取使能信号的信号线和供给写入使能信号的信号线分离地设置的构造。
并且，根据本发明的并行写入方法可以应用于下述情况。
这里，在NAND型闪速存储器中，当写入小型数据(大小小于块的大小的数据)时，如果每次将那些数据并入连续的区域中，则出现写入速度下降。因此，采用在不同于正常记录区域的区域中记录小型数据然后及时在特定不同点处将数据并入连续区域中的方法。
在这种情况下，认为小型数据首先被记录到冗余闪速存储器2中，并且当需要将数据并入连续区域时，那些小型数据被从冗余闪速存储器2拷贝到合并目的的闪速存储器2。可以将根据本发明的并行写入方法应用于从冗余闪速存储器2到合并目的的闪速存储器2的数据拷贝的场合。
在该情况下，还可以同时进行读取和写入，使得可以缩短拷贝时间。
此外，在本发明中，可以采用下述(1)至(9)中所述的构造。
(1)一种存储器装置，包括：
连接至公共数据线的多个闪速存储器部；以及
控制部，被配置为执行对所述多个闪速存储器部的数据读取/写入的控制，
其中，所述控制部执行控制，以向所述多个闪速存储器部中的第一闪速存储器部发出读取指令，以从所述第一闪速存储器部向所述公共数据线输出读取数据，并且在与从所述第一闪速存储器部输出所述读取数据的定时对应的定时向不同于所述第一闪速存储器部的第二闪速存储器部发出写入指令，以将所述公共数据线上获得的所述读取数据写入所述第二闪速存储器部。
(2)根据(1)所述的存储器装置，
其中，所述控制部分别通过读取使能信号和写入使能信号来发出所述读取指令和所述写入指令。
(3)根据(2)所述的存储器装置，
其中，在比所述读取使能信号指示的位读取定时延迟预定时段的定时，通过指示写入指令定时的所述写入使能信号给出所述写入指令。
(4)根据(2)或(3)所述的存储器装置，
其中，用于将所述读取使能信号和所述写入使能信号从所述控制部提供给所述闪速存储器部的信号线是各个所述闪速存储器部的公共线。
(5)根据(1)至(4)中任一项所述的存储器装置，
其中，在伴随有垃圾回收处理进行从所述第一闪速存储器部到所述第二闪速存储器部的数据拷贝时，所述控制部发出用于分别执行读取和写入的所述读取指令和所述写入指令。
(6)根据(1)所述的存储器装置，
进一步包括连接于所述控制部和各个符合DDR(双倍数据速率)标准的所述闪速存储器部之间的DQS信号线，
其中，所述控制部根据来自作为读取目标的所述第一闪速存储器部的数据读取定时，生成指示写入定时的DQS输入信号，并且将所述DQS输入信号提供到作为写入目标的所述第二闪速存储器的DQS信号线上，以执行控制，以将所述公共数据线上获得的来自所述第一闪速存储器部的所述读取数据写入所述第二闪速存储器部。
(7)根据(6)所述的存储器装置，
其中，所述控制部通过为来自所述第一闪速存储器部的所述DQS输出信号赋予预定时段的延迟，来生成所述DQS输入信号。
(8)根据(1)至(7)中任一项所述的存储器装置，进一步包括连接至所述公共数据线的缓存存储器，
其中，所述控制部对所述缓存存储器中存储的来自所述第一闪速存储器部的所述读取数据执行检错，并且如果基于其结果确定需要纠错，则所述控制部进行控制以仅修改写入至所述第二闪速存储器部中的所述读取数据中需要纠错的数据部分。
(9)根据(1)至(8)中任一项所述的存储器装置，
其中，如果基于所述检错的结果确定不需要纠错，则所述控制部进行控制以丢弃写入在所述第二闪速存储器部中的所述读取数据。
本发明包含于2011年4月27日向日本专利局提交的日本优先权专利申请JP 2011-099668中公开的相关主题，其全部内容通过引用结合于本申请中。

Claims (12)

1.一种存储器装置，包括：
多个闪速存储器部，连接至公共数据线；以及
控制部，被配置为执行对所述多个闪速存储器部的数据读取/写入的控制，
其中，所述控制部执行控制，以向所述多个闪速存储器部中的第一闪速存储器部发出读取指令，以从所述第一闪速存储器部向所述公共数据线输出读取数据，并且在与从所述第一闪速存储器部输出所述读取数据的定时对应的定时向不同于所述第一闪速存储器部的第二闪速存储器部发出写入指令，以将所述公共数据线上获得的所述读取数据写入所述第二闪速存储器部。
2.根据权利要求1所述的存储器装置，
其中，所述控制部分别通过读取使能信号和写入使能信号来发出所述读取指令和所述写入指令。
3.根据权利要求2所述的存储器装置，
其中，在比所述读取使能信号指示的位读取定时延迟预定时段的定时，通过指示写入指令定时的所述写入使能信号发出所述写入指令。
4.根据权利要求2所述的存储器装置，
其中，用于将所述读取使能信号和所述写入使能信号从所述控制部提供给所述闪速存储器部的信号线是各个所述闪速存储器部的公共线。
5.根据权利要求1所述的存储器装置，
其中，在伴随垃圾回收处理进行从所述第一闪速存储器部到所述第二闪速存储器部的数据拷贝时，所述控制部发出用于分别执行读取和写入的所述读取指令和所述写入指令。
6.根据权利要求1所述的存储器装置，
进一步包括连接于所述控制部和各个符合双倍数据速率标准的所述闪速存储器部之间的DQS信号线，
其中，所述控制部根据来自作为读取目标的所述第一闪速存储器部的数据读取定时，生成指示写入定时的DQS输入信号，并且将所述DQS输入信号提供到作为写入目标的所述第二闪速存储器的DQS信号线上，以执行控制，以将所述公共数据线上获得的来自所述第一闪速存储器部的所述读取数据写入所述第二闪速存储器部。
7.根据权利要求6所述的存储器装置，
其中，所述控制部通过为来自所述第一闪速存储器部的所述DQS输出信号赋予预定时段的延迟，来生成所述DQS输入信号。
8.根据权利要求1所述的存储器装置，进一步包括连接至所述公共数据线的缓存存储器，
其中，所述控制部对所述缓存存储器中存储的来自所述第一闪速存储器部的所述读取数据执行检错，并且如果基于其结果确定需要纠错，则所述控制部进行控制以仅修改写入至所述第二闪速存储器部中的所述读取数据中需要纠错的数据部分。
9.根据权利要求8所述的存储器装置，
其中，如果基于所述检错的结果确定不需要纠错，则所述控制部进行控制以丢弃写入在所述第二闪速存储器部中的所述读取数据。
10.一种存储器控制装置，用于执行对连接至公共数据线的多个闪速存储器部的数据读取/写入控制，所述存储器控制装置执行的控制包括：
向所述多个闪速存储器部中的第一闪速存储器部发出读取指令，以从所述第一闪速存储器部向所述公共数据线输出读取数据；
以及
在与从所述第一闪速存储器部输出所述读取数据的定时对应的定时向不同于所述第一闪速存储器部的第二闪速存储器部发出写入指令，以将所述公共数据线上获得的所述读取数据写入所述第二闪速存储器部。
11.一种存储器控制方法，用于执行对连接至公共数据线的多个闪速存储器部的数据读取/写入控制，所述方法包括：
向所述多个闪速存储器部中的第一闪速存储器部发出读取指令，以从所述第一闪速存储器部向所述公共数据线输出读取数据；
以及
在与从所述第一闪速存储器部输出所述读取数据的定时对应的定时向不同于所述第一闪速存储器部的第二闪速存储器部发出写入指令，以将所述公共数据线上获得的所述读取数据写入所述第二闪速存储器部。
12.根据权利要求11所述的方法，进一步包括：对所述读取数据执行检错，并且如果基于其结果确定需要纠错，则仅修改写入至所述第二闪速存储器部中的所述读取数据中需要纠错的数据部分。
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