CN102738177B

CN102738177B - 一种基于SOI衬底的应变Si BiCMOS集成器件及制备方法

Info

Publication number: CN102738177B
Application number: CN201210244374.9A
Authority: CN
Inventors: 胡辉勇; 宣荣喜; 张鹤鸣; 宋建军; 王斌; 舒斌; 戴显英; 郝跃
Original assignee: Xidian University
Current assignee: Xidian University
Priority date: 2012-07-16
Filing date: 2012-07-16
Publication date: 2015-04-22
Anticipated expiration: 2032-07-16
Also published as: CN102738177A

Abstract

本发明公开了一种基于SOI衬底的应变Si BiCMOS集成器件及制备方法，在SOI衬底片上生长N型Si外延，制备深槽隔离，在双极器件区域制造常规的Si双极晶体管；分别光刻NMOS和PMOS器件有源区沟槽，在NMOS和PMOS器件有源区沟槽中分别连续生长Si缓冲层、渐变SiGe层、固定组分SiGe层、N型应变Si沟道层和Si缓冲层、渐变SiGe层、固定组分SiGe层、应变Si P-LDD层、应变Si沟道层、应变Si P-LDD层、固定组分SiGe层，在PMOS有源区上制备漏极和栅极，形成PMOS器件；在NMOS器件有源区制备栅介质层和栅多晶，形成NMOS器件；光刻引线，构成MOS导电沟道为22～45nm的应变Si BiCMOS集成电路；本发明充分利用了张应变Si材料迁移率各向异性的特点，在600～800℃，制备出了性能增强的基于SOI衬底的应变Si BiCMOS集成器件及电路。

Description

一种基于SOI衬底的应变Si BiCMOS集成器件及制备方法

技术领域

本发明属于半导体集成电路技术领域，尤其涉及一种基于SOI衬底的应变Si BiCMOS集成器件及制备方法。

背景技术

1958年出现的集成电路是20世纪最具影响的发明之一；基于这项发明而诞生的微电子学已成为现有现代技术的基础，加速改变着人类社会的知识化、信息化进程，同时也改变了人类的思维方式；它不仅为人类提供了强有力的改造自然的工具，而且还开拓了一个广阔的发展空间。

半导体集成电路已成为电子工业的基础，人们对电子工业的巨大需求，促使该领域的发展十分迅速；在过去的几十年中，电子工业的迅猛发展对社会发展及国民经济产生了巨大的影响；目前，电子工业已成为世界上规模最大的工业，在全球市场中占据着很大的份额，产值已经超过了10000亿美元。

硅材料作为半导体材料应用经历了50多年，传统的Si CMOS和BiCMOS技术以其低功耗、低噪声、高输入阻抗、高集成度、可靠性好等优点在集成电路领域占据着主导地位，并按照摩尔定律不断的向前发展；目前，全球90%的半导体市场中，都是Si基集成电路。

但是随着器件特征尺寸减小、集成度和复杂性的增强，出现了一系列涉及材料、器件物理、器件结构和工艺技术等方面的新问题；特别是当IC芯片特征尺寸进入纳米尺度，从器件角度看，纳米尺度器件中的短沟效应、强场效应、量子效应、寄生参量的影响、工艺参数涨落等问题对器件泄漏电流、亚阈特性、开态、关态电流等性能的影响越来越突出，电路速度和功耗的矛盾也将更加严重，另一方面，随着无线移动通信的飞速发展，对器件和电路的性能，如频率特性、噪声特性、封装面积、功耗和成本等提出了更高的要求，传统硅基工艺制备的器件和集成电路尤其是模拟和混合信号集成电路，越来越无法满足新型、高速电子***的需求。

为了提高器件及集成电路的性能，研究人员借助新型的半导体材料如：GaAs、InP等，以获得适于无线移动通信发展的高速器件及集成电路；尽管GaAs和InP基化合物器件频率特性优越，但其制备工艺比Si工艺复杂、成本高，大直径单晶制备困难、机械强度低，散热性能不好，与Si工艺难兼容以及缺乏象SiO₂那样的钝化层等因素限制了它的广泛应用和发展。

因此，目前工业界在制造大规模集成电路尤其是数模混合集成电路时，仍然采用Si BiCMOS或者SiGe BiCMOS技术（Si BiCMOS为Si双极晶体管BJT+Si CMOS，SiGe BiCMOS为SiGe异质结双极晶体管HBT+Si CMOS）。

由于Si材料载流子材料迁移率较低，所以采用Si BiCMOS技术制造的集成电路性能，尤其是频率性能，受到了极大的限制；而对于SiGe BiCMOS技术，虽然双极晶体管采用了SiGe HBT，但是对于制约BiCMOS集成电路频率特性提升的单极器件仍采用Si CMOS，所以这些都限制BiCMOS集成电路性能地进一步提升。

发明内容

本发明的目的在于提供一种制备基于SOI衬底的应变Si BiCMOS集成器件及制备方法，以实现在不改变现有设备和增加成本的条件下，制备出导电沟道为22～45nm的应变Si BiCMOS集成电路。

本发明的目的在于提供一种基于SOI衬底的应变Si BiCMOS器件，所述双应变平面BiCMOS器件采用普通Si双极晶体管，应变Si平面沟道NMOS器件和应变Si垂直沟道PMOS器件。

进一步、NMOS器件导电沟道为应变Si材料，沿沟道方向为张应变。

进一步、所述的基于SOI衬底的应变Si BiCMOS器件，CMOS器件中PMOS器件应变Si沟道为垂直沟道，沿沟道方向为压应变，并且为回型结构。

进一步、在同一个SOI衬底上双极器件采用体Si材料制备。

进一步、PMOS器件导电沟道为应变Si材料，沿沟道方向为压应变。

本发明的另一目的在于提供一种基于SOI衬底的应变Si BiCMOS集成器件的制备方法，该制备方法包括如下步骤：

第一步、选取氧化层厚度为150~300nm，上层Si厚度为100～120nm，N型掺杂浓度为1×10¹⁶～1×10¹⁷cm^-3的SOI衬底片；

第二步、在SOI衬底上外延生长一层掺杂浓度为1×10¹⁶～1×10¹⁷cm^-3的Si层，厚度为2～3μm，作为集电区；

第三步、在衬底表面热氧化一层厚度为300～500nm的SiO₂层，光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为3~5μm的深槽；利用化学汽相淀积（CVD）的方法，在600～800℃，在深槽内填充SiO₂，用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成深槽隔离；

第四步、光刻集电区接触区，对集电区进行N型杂质的注入，并在800～950℃，退火30～90min激活杂质，形成掺杂浓度为1×10¹⁹～1×10²⁰cm^-3的重掺杂集电极；

第五步、在衬底表面热氧化一SiO₂层，光刻基区，对基区进行P型杂质的注入，并在800～950℃，退火30～90min激活杂质，形成掺杂浓度为1×10¹⁸～ 5×10¹⁸cm^-3的基区；

第六步、在衬底表面热氧化一SiO₂层，光刻发射区，对衬底进行N型杂质的注入，并在800～950℃，退火30～90min激活杂质，形成掺杂浓度为5×10¹⁹～5×10²⁰cm^-3的重掺杂发射区，在衬底表面利用化学汽相淀积（CVD）的方法，在600～800℃，淀积一SiO₂层；

第七步、光刻PMOS器件有源区，用干法刻蚀工艺，在PMOS器件有源区，刻蚀出深度为2～3μm的深槽；利用化学汽相淀积（CVD）方法，在600～750℃，在PMOS器件有源区（即深槽）选择性外延生长七层材料：第一层是厚度为200～400nm的P型Si缓冲层，掺杂浓度为1～5×10¹⁵cm^-3；第二层是厚度为1.4～1.7μm的P型SiGe渐变层，底部Ge组分是0%，顶部Ge组分是15～25%，掺杂浓度为1～5×10¹⁸cm^-3；第三层是Ge组分为15～25%，厚度为200～400nm的P型SiGe层，掺杂浓度为5×10¹⁹～1×10²⁰cm^-3，作为PMOS器件的漏区；第四层是厚度为3～5nm的P型应变Si层，掺杂浓度为1～5×10¹⁸cm^-3，作为P型轻掺杂源漏结构（P-LDD）；第五层是厚度为22～45nm的N型应变Si层，掺杂浓度为5×10¹⁶～5×10¹⁷cm^-3，作为PMOS器件的沟道；第六层是厚度为3～5nm的P型应变Si层，掺杂浓度为1～5×10¹⁸cm^-3，作为P型轻掺杂源漏结构（P-LDD）；第七层是Ge组分为15～25%，厚度为200～400nm的P型SiGe，掺杂浓度为5×10¹⁹～1×10²⁰cm^-3，作为PMOS器件的有源区；

第八步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层SiO₂；光刻NMOS器件有源区，在NMOS器件有源区，刻蚀出深度为1.9～2.8μm的深槽；利用化学汽相淀积（CVD）方法，在600～750℃，在NMOS器件有源区选择性外延生长四层材料：第一层是厚度为200～400nm的P型Si缓冲层，掺杂浓度为1～5×10¹⁵cm^-3；第二层是厚度为1.5～2μm的P型SiGe渐变层，底部Ge组分是0%，顶部Ge组分是15～25%，掺杂浓度为1～5×10¹⁵cm^-3；第三层是Ge组分为15～25%，厚度为200～400nm的P型SiGe 层，掺杂浓度为5×10¹⁶～5×10¹⁷cm^-3；第四层是厚度为10～15nm的P型应变Si层，掺杂浓度为5×10¹⁶～5×10¹⁷cm^-3作为NMOS器件的沟道；

第九步、在衬底表面利用化学汽相淀积（CVD）的方法，在600～800℃，淀积一SiO₂层；光刻PMOS器件源漏隔离区，利用干法刻蚀工艺，在该区域刻蚀出深度为0.3～0.5μm的浅槽；再利用化学汽相淀积（CVD）方法，在600～800℃，在浅槽内填充SiO₂，形成浅槽隔离；

第十步、光刻漏沟槽窗口，利用干法刻蚀工艺，在PMOS器件漏区域刻蚀出深度为0.4～0.7μm漏沟槽；利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积掺杂浓度为1～5×10²⁰cm^-3的P型Poly-Si，将PMOS器件漏沟槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-Si，形成漏连接区；

第十一步、在衬底表面利用化学汽相淀积（CVD）的方法，在600～800℃，淀积一SiO₂层；光刻栅沟槽窗口，利用干法刻蚀工艺，在PMOS器件栅区域刻蚀出深度为0.4～0.7μm栅沟槽；利用原子层化学汽相淀积（ALCVD）方法，在300～400℃，在衬底表面淀积厚度为6～10nm的高介电常数的HfO₂层，作为PMOS器件的栅介质层；利用化学汽相淀积（CVD）方法，在600～800℃，在栅沟槽中淀积掺杂浓度为1～5×10²⁰cm^-3的P型Poly-SiGe，Ge组分为10～30％，将PMOS器件栅沟槽填满；光刻栅介质和栅Poly-SiGe，形成栅极和源极，最终形成PMOS器件结构；

第十二步、在衬底表面利用化学汽相淀积（CVD）的方法，在600～800℃，淀积一SiO₂层；光刻NMOS器件有源区，利用原子层化学汽相淀积（ALCVD）方法，在300～400℃，在NMOS器件有源区淀积厚度为6～10nm的高介电常数的HfO₂层，作为NMOS器件的栅介质层；利用化学汽相淀积（CVD）方法，在600～800℃，在NMOS器件有源区淀积厚度为200～300nm的P型Poly-SiGe，掺杂浓度为1～5×10²⁰cm^-3，Ge组分为10～30%，光刻栅介质和栅Poly-SiGe，形成栅极；利用离子注入工艺，对NMOS器件有源区进行N型离子注入，形成N型轻掺杂源漏结构（N-LDD），掺杂浓度均为1～5×10¹⁸cm^-3；

第十三步、利用化学汽相淀积（CVD）方法，在600～800℃，在整个衬底淀积一厚度为3～5nm的SiO₂层，利用干法刻蚀工艺，刻蚀掉表面的SiO₂，形成NMOS器件栅极侧墙，利用离子注入工艺，对NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源区和漏区，并快速热退火，使NMOS器件源区和漏区的掺杂浓度达到1～5×10²⁰cm^-3；

第十四步、在衬底表面利用化学汽相淀积（CVD）的方法，在600～800℃，淀积一SiO₂层；光刻引线窗口，在整个衬底上溅射一层金属钛（Ti），合金，自对准形成金属硅化物，清洗表面多余的金属，形成CMOS金属接触；光刻引线，形成漏极、源极和栅极金属引线，构成MOS导电沟道为22～45nm的基于SOI衬底的应变Si BiCMOS集成器件。

进一步、其中，PMOS器件沟道长度根据第八步淀积的N型应变Si层厚度确定，取22～45nm，NMOS器件的沟道长度由工艺决定，取22～45nm。

进一步、该制备方法中应变Si CMOS器件制造过程中所涉及的最高温度根据第七步至第十五步中的化学汽相淀积（CVD）工艺温度决定，最高温度小于等于800℃。

本发明的另一目的在于提供一种基于SOI衬底的应变Si BiCMOS集成电路的制备方法，该制备方法包括如下步骤：

步骤1，外延生长的实现方法为：

（1a）选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO₂，厚度为150nm，上层材料为掺杂浓度为1×10¹⁶cm^-3的N型Si，厚度为100nm；

（1b）在衬底表面热氧化一层厚度为300nm的SiO₂层；

步骤2，隔离区制备的实现方法为：

（2a）在SOI衬底上外延生长一层掺杂浓度为1×10¹⁶cm^-3的Si层，厚度为2μm，作为集电区；

（2b）在衬底表面热氧化一层厚度为300nm的SiO₂层；

（2c）光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为3μm的深槽；

（2d）利用化学汽相淀积（CVD）方法，在600℃，在深槽内填充SiO₂；

（2e）用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成深槽隔离；

步骤3，双极器件制备的实现方法为：

（3a）光刻集电区接触区，对集电区进行N型杂质的注入，并在800℃，退火90min激活杂质，形成掺杂浓度为1×10¹⁹cm^-3的重掺杂集电极；

（3b）在衬底表面热氧化一SiO₂层，光刻基区，对基区进行P型杂质的注入，并在800℃，退火90min激活杂质，形成掺杂浓度为1×10¹⁸cm^-3的基区；

（3c）在衬底表面热氧化一SiO₂层，光刻发射区，对衬底进行N型杂质的注入，并在800℃，退火90min激活杂质，成掺杂浓度为5×10¹⁹cm^-3的重掺杂发射区，构成双极晶体管；

（3d）在衬底表面利用化学汽相淀积（CVD）的方法，在600℃，淀积一SiO₂层；

步骤4，PMOS器件有源区外延材料制备的实现方法为：

（4a）光刻PMOS器件有源区，用干法刻蚀方法，在PMOS器件有源区，刻蚀出深度为2μm的深槽；

（4b）利用化学汽相淀积（CVD）的方法，在600℃，在深槽中选择性生长一层厚度为200nm的P型Si缓冲层，掺杂浓度1×10¹⁵cm^-3；

（4c）利用化学汽相淀积（CVD）的方法，在600℃，在Si缓冲层上选择性生长一层厚度为1.4μm的P型SiGe层，Ge组分底部为0%，上层为25%的梯度分布，掺杂浓度为1×10¹⁸cm^-3；

（4d）用化学汽相淀积（CVD）的方法，在600℃，在SiGe层上选择性生长一层Ge组分为25％，厚度为200nm的P型SiGe层，掺杂浓度为5×10¹⁹cm^-3，作为PMOS器件的漏区；

（4e）用化学汽相淀积（CVD）的方法，在600℃，在P型SiGe层上选择性生长一层厚度为3nm的P型应变Si层，掺杂浓度为1×10¹⁸cm^-3，作为P型轻掺杂源漏结构（P-LDD）；

（4f）利用化学汽相淀积（CVD）的方法，在600℃，在P型应变Si层上选择性生长一层厚度为22nm的N型应变Si层，作为PMOS器件沟道区，掺杂浓度为5×10¹⁶cm^-3；

（4g）用化学汽相淀积（CVD）的方法，在600℃，在N型应变Si层上选择性生长一层厚度为3nm的P型应变Si层，掺杂浓度为1×10¹⁸cm^-3，作为P型轻掺杂源漏结构（P-LDD）；

（4h）利用化学汽相淀积（CVD）的方法，在600℃，在应变Si层上选择性生长一层厚度为200nm的Ge组分固定为25%的P型应变SiGe层，作为PMOS器件源区，掺杂浓度为5×10¹⁹cm^-3，形成PMOS器件有源区；

步骤5，NMOS器件有源区材料制备的实现方法为：

（5a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层SiO₂；

（5b）光刻NMOS器件有源区，用干法刻蚀方法，在NMOS器件有源区，刻蚀出深度为1.9μm的深槽；

（5c）利用化学汽相淀积（CVD）的方法，在600℃，在NMOS器件有源区选择性生长一层厚度为200nm的P型Si缓冲层，掺杂浓度1×10¹⁵cm^-3；

（5d）利用化学汽相淀积（CVD）的方法，在600℃，在Si缓冲层上选择性生长一层厚度为1.5μm的P型SiGe层，Ge组分梯度分布，底部为0%，顶部为25％，掺杂浓度为1×10¹⁵cm^-3；

（5e）利用化学汽相淀积（CVD）的方法，在600℃，在SiGe层上选择性生长一层Ge组分为25%，厚度为200nm的P型SiGe层，掺杂浓度为5×10¹⁶cm^-3；

（5f）利用化学汽相淀积（CVD）的方法，在600℃，在SiGe层上生长一层厚度为10nm的P型应变Si层，NMOS器件沟道区，掺杂浓度为5×10¹⁶cm^-3，形成NMOS器件有源区；

步骤6，PMOS器件隔离和漏沟槽制备的实现方法为：

（6a）在衬底表面利用化学汽相淀积（CVD）的方法，在600℃，淀积一SiO₂层；

（6b）光刻PMOS器件源漏隔离区，利用干法刻蚀工艺，在PMOS器件源漏隔离区刻蚀出深度为0.3μm的浅槽；

（6c）利用化学汽相淀积（CVD）方法，在600℃，在浅槽内填充SiO₂，形成源漏浅槽隔离；

（6d）光刻漏沟槽窗口，利用干法刻蚀工艺，在PMOS器件漏区域刻蚀出深度为0.4μm漏沟槽；

（6e）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积掺杂浓度为1×10²⁰cm^-3的P型Poly-Si，将PMOS器件漏沟槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-Si，形成漏连接区；

步骤7，PMOS器件形成的实现方法为：

（7a）在衬底表面利用化学汽相淀积（CVD）的方法，在600℃，淀积一SiO₂层；

（7b）光刻栅沟槽窗口，利用干法刻蚀工艺，在PMOS器件栅区域刻蚀出深度为0.4μm栅沟槽；

（7c）利用原子层化学汽相淀积（ALCVD）方法，在300℃，在衬底表面淀积高介电常数的HfO₂层，作为PMOS器件的栅介质层，厚度为6nm；

（7d）利用化学汽相淀积（CVD）方法，在600℃，在栅沟槽中淀积掺杂浓度为1×10²⁰cm^-3的P型Poly-SiGe，Ge组分为30%，将PMOS器件栅沟槽填满；

（7e）刻栅介质和栅Poly-SiGe，在栅沟槽中形成PMOS器件栅极和源极，最终形成PMOS器件；

步骤8，NMOS器件形成的实现方法为：

（8a）在衬底表面利用化学汽相淀积（CVD）的方法，在600℃，淀积一SiO₂层；

（8b）光刻NMOS器件有源区，利用原子层化学汽相淀积（ALCVD）方法，在300℃，在NMOS器件有源区表面淀积一层厚度为6nm的HfO₂层，作为NMOS器件的栅介质；

（8c）利用化学汽相淀积（CVD）方法，在600℃，在栅介质层上淀积一层Ploy-SiGe层，Ge组分为30%，厚度为200nm，掺杂浓度为1×10²⁰cm^-3；

（8d）光刻栅介质和栅Poly-SiGe，形成栅极；

（8e）利用离子注入工艺，对NMOS器件有源区进行N型离子注入，形成N型轻掺杂源漏结构（N-LDD），掺杂浓度均为1×10¹⁸cm^-3；

（8f）利用化学汽相淀积（CVD）方法，在600℃，在NMOS器件有源区表面淀积一层3nm的SiO₂层，利用干法刻蚀工艺，刻蚀掉表面的SiO₂层，在Ploy-SiGe侧壁保留下SiO₂形成栅侧墙；

（8g）利用离子注入工艺，对NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源区和漏区，并快速热退火，使NMOS器件有源区的掺杂浓度达到1×10²⁰cm^-3，最终形成NMOS器件；

步骤9，构成BiCMOS集成电路的实现方法为：

（9a）在衬底表面利用化学汽相淀积（CVD）的方法，在600℃，淀积一SiO₂层；

（9b）光刻引线孔；

（9c）在衬底表面溅射一层金属钛（Ti），合金；

（9d）光刻引线，形成PMOS器件漏极金属引线、源极金属引线，栅极金属引线，NMOS器件漏极金属引线、源极金属引线、栅极金属引线，双极晶体管发射极金属引线、基极金属引线、集电极金属引线，构成MOS导电沟道为22nm的基于SOI衬底的应变Si BiCMOS集成器件及电路。

本发明具有如下优点：

1．本发明制造的BiCMOS器件结构中，CMOS部分采用了应变Si材料制造导电沟道，由于应变Si材料载流子迁移率远高于体Si材料，因此用该BiCMOS器件结构制造的模拟和数模混合集成电路性能较用体Si制造的电路性能优异；

2．本发明制造的BiCMOS器件结构中的CMOS结构，充分利用了应变Si材料应力的各向异性，在水平方向引入张应变，提高了NMOS器件电子迁移率；在垂直方向引入压应变，提高了PMOS空穴迁移率；因此，该器件频率与电流驱动能力等性能高于同尺寸的弛豫Si CMOS器件；

3．本发明的制备过程中，应变Si层是用化学汽相淀积（CVD）方法淀积的，可以精确控制生长厚度，而CMOS中的PMOS的沟道长度即为Si层的厚度，从而避开了小尺寸光刻，减少了工艺复杂度，降低了成本；

4．本发明制备的BiCMOS器件结构中PMOS的沟道为回型，即一个栅在沟槽中能够控制四面的沟道，因此，该器件在有限的区域内增加了沟道的宽度，从而提高了器件的电流驱动能力，增加了集成电路的集成度，降低了集成电路单位面积的制造成本；

5．本发明制备的BiCMOS器件中的MOS器件采用了高K值的HfO₂作为栅介质，提高了MOS器件的栅控能力，增强了CMOS器件的电学性能；

6．本发明制备的BiCMOS器件中的CMOS结构，采用Poly-SiGe材料作为栅电极，其功函数随Ge组分的变化而变化，通过调节Poly-SiGe中Ge组分，实现CMOS阈值电压可连续调整，减少了工艺步骤，降低了工艺难度；

7．本发明制备应变Si垂直沟道CMOS器件是在双极器件制造完成之后，而其工艺过程中涉及的最高温度为800℃，低于引起应变Si沟道应力弛豫的工艺温度，因此该制备方法能有效地保持应变Si沟道应力，提高集成电路的性能；

8．本发明制备的BiCMOS器件结构采用了SOI衬底，提高了器件与电路的可靠性。

附图说明

图1是本发明提供的应变Si BiCMOS集成器件制备方法的实现流程图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

本发明实施例提供了一种基于SOI衬底的应变Si BiCMOS器件，所述双应变平面BiCMOS器件采用普通Si双极晶体管，应变Si平面沟道NMOS器件和应变Si垂直沟道PMOS器件。

作为本发明实施例的一优化方案，NMOS器件导电沟道为应变Si材料，沿沟道方向为张应变。

作为本发明实施例的一优化方案，CMOS器件中PMOS器件应变Si沟道为垂直沟道，沿沟道方向为压应变，并且为回型结构。

作为本发明实施例的一优化方案，在同一个SOI衬底上双极器件采用体Si材料制备。

作为本发明实施例的一优化方案，PMOS器件导电沟道为应变Si材料，沿沟道方向为压应变。

以下参照附图1，对本发明应变Si BiCMOS集成器件及电路制备的工艺流程作进一步详细描述。

实施例1：制备沟道长度为22nm的基于SOI衬底的应变Si BiCMOS集成器件及电路，具体步骤如下：

步骤1，外延生长。

（1b）在衬底表面热氧化一层厚度为300nm的SiO₂层。

步骤2，隔离区制备。

（2b）在衬底表面热氧化一层厚度为300nm的SiO₂层；

（2e）用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成深槽隔离。

步骤3，双极器件制备。

（3d）在衬底表面利用化学汽相淀积（CVD）的方法，在600℃，淀积一 SiO₂层。

步骤4，PMOS有源区外延材料制备。

（4a）光刻PMOS有源区，用干法刻蚀方法，在PMOS有源区，刻蚀出深度为2μm的深槽；

（4c）利用化学汽相淀积（CVD）的方法，在600℃，在Si缓冲层上选择性生长一层厚度为1.4μm的P型SiGe层，Ge组分底部为0％，上层为25%的梯度分布，掺杂浓度为1×10¹⁸cm^-3；

（4d）用化学汽相淀积（CVD）的方法，在600℃，在SiGe层上选择性生长一层Ge组分为25％，厚度为200nm的P型SiGe层，掺杂浓度为5×10¹⁹cm^-3，作为PMOS的漏区；

（4f）利用化学汽相淀积（CVD）的方法，在600℃，在P型应变Si层上选择性生长一层厚度为22nm的N型应变Si层，作为PMOS沟道区，掺杂浓度为5×10¹⁶cm^-3；

（4h）利用化学汽相淀积（CVD）的方法，在600℃，在应变Si层上选择性生长一层厚度为200nm的Ge组分固定为25%的P型应变SiGe层，作为PMOS源区，掺杂浓度为5×10¹⁹cm^-3，形成PMOS有源区。

步骤5，NMOS器件有源区材料制备。

（5d）利用化学汽相淀积（CVD）的方法，在600℃，在Si缓冲层上选择性生长一层厚度为1.5μm的P型SiGe层，Ge组分梯度分布，底部为0%，顶部为25%，掺杂浓度为1×10¹⁵cm^-3；

（5f）利用化学汽相淀积（CVD）的方法，在600℃，在SiGe层上生长一层厚度为10nm的P型应变Si层，NMOS器件沟道区，掺杂浓度为5×10¹⁶cm^-3，形成NMOS器件有源区。

步骤6，PMOS隔离和漏沟槽制备。

（6b）光刻PMOS源漏隔离区，利用干法刻蚀工艺，在PMOS源漏隔离区刻蚀出深度为0.3μm的浅槽；

（6d）光刻漏沟槽窗口，利用干法刻蚀工艺，在PMOS漏区域刻蚀出深度为0.4μm漏沟槽；

（6e）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积掺杂浓度为1×10²⁰cm^-3的P型Poly-Si，将PMOS漏沟槽填满，再去除掉PMOS漏沟槽表面以外的Poly-Si，形成漏连接区。

步骤7，PMOS形成。

（7b）光刻栅沟槽窗口，利用干法刻蚀工艺，在PMOS栅区域刻蚀出深度为0.4μm栅沟槽；

（7c）利用原子层化学汽相淀积（ALCVD）方法，在300℃，在衬底表面淀积高介电常数的HfO₂层，作为PMOS的栅介质层，厚度为6nm；

（7d）利用化学汽相淀积（CVD）方法，在600℃，在栅沟槽中淀积掺杂浓度为1×10²⁰cm^-3的P型Poly-SiGe，Ge组分为30%，将PMOS栅沟槽填满；

（7e）刻栅介质和栅Poly-SiGe，在栅沟槽中形成PMOS栅极和源极，最终形成PMOS器件。

步骤8，NMOS器件形成。

（8d）光刻栅介质和栅Poly-SiGe，形成栅极；

（8g）利用离子注入工艺，对NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源区和漏区，并快速热退火，使NMOS器件有源区的掺杂浓度达到1×10²⁰cm^-3，最终形成NMOS器件。

步骤9，构成BiCMOS集成电路。

（9b）光刻引线孔；

（9c）在衬底表面溅射一层金属钛（Ti），合金；

（9d）光刻引线，形成PMOS漏极金属引线、源极金属引线，栅极金属引线，NMOS器件漏极金属引线、源极金属引线、栅极金属引线，双极晶体管发射极金属引线、基极金属引线、集电极金属引线，构成MOS导电沟道为22nm 的基于SOI衬底的应变Si BiCMOS集成器件及电路。

实施例2：制备沟道长度为30nm的基于SOI衬底的应变Si BiCMOS集成器件及电路，具体步骤如下：

步骤1，外延生长。

（1a）选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO₂，厚度为220nm，上层材料为掺杂浓度为5×10¹⁶cm^-3的N型Si，厚度为110nm；

（1b）在衬底表面热氧化一层厚度为400nm的SiO₂层。

步骤2，隔离区制备。

（2a）在SOI衬底上外延生长一层掺杂浓度为5×10¹⁶cm^-3的Si层，厚度为2.5μm，作为集电区；

（2b）在衬底表面热氧化一层厚度为400nm的SiO₂层；

（2c）光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为4μm的深槽；

（2d）利用化学汽相淀积（CVD）方法，在700℃，在深槽内填充SiO₂；

（2e）用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成深槽隔离6。

步骤3，双极器件制备。

（3a）光刻集电区接触区，对集电区进行N型杂质的注入，并在900℃，退火45min激活杂质，形成掺杂浓度为5×10¹⁹cm^-3的重掺杂集电极；

（3b）在衬底表面热氧化一SiO₂层，光刻基区，对基区进行P型杂质的注入，并在900℃，退火45min激活杂质，形成掺杂浓度为3×10¹⁸cm^-3的基区；

（3c）在衬底表面热氧化一SiO₂层，光刻发射区，对衬底进行N型杂质的注入，并在900℃，退火45min激活杂质，成掺杂浓度为1×10²⁰cm^-3的重掺杂发射区，构成双极晶体管；

（3d）在衬底表面利用化学汽相淀积（CVD）的方法，在700℃，淀积一SiO₂层。

步骤4，PMOS有源区外延材料制备。

（4a）光刻PMOS有源区，用干法刻蚀方法，在PMOS有源区，刻蚀出深度为2.4μm的深槽；

（4b）利用化学汽相淀积（CVD）的方法，在700℃，在深槽中选择性生长一层厚度为300nm的P型Si缓冲层，掺杂浓度3×10¹⁵cm^-3；

（4c）利用化学汽相淀积（CVD）的方法，在700℃，在Si缓冲层上选择性生长一层厚度为1.4μm的P型SiGe层，Ge组分底部为0％，上层为20%的梯度分布，掺杂浓度为3×10¹⁸cm^-3；

（4d）用化学汽相淀积（CVD）的方法，在700℃，在SiGe层上选择性生长一层Ge组分为20％，厚度为300nm的P型SiGe层，掺杂浓度为8×10¹⁹cm^-3，作为PMOS的漏区；

（4e）用化学汽相淀积（CVD）的方法，在700℃，在P型SiGe层上选择性生长一层厚度为4nm的P型应变Si层，掺杂浓度为3×10¹⁸cm^-3，作为P型轻掺杂源漏结构（P-LDD）；

（4f）利用化学汽相淀积（CVD）的方法，在700℃，在P型应变Si层上选择性生长一层厚度为30nm的N型应变Si层，作为PMOS沟道区，掺杂浓度为1×10¹⁷cm^-3；

（4g）用化学汽相淀积（CVD）的方法，在700℃，在N型应变Si层上选择性生长一层厚度为4nm的P型应变Si层，掺杂浓度为3×10¹⁸cm^-3，作为P型轻掺杂源漏结构（P-LDD）；

（4h）利用化学汽相淀积（CVD）的方法，在700℃，在应变Si层上选择性生长一层厚度为300nm的Ge组分固定为20%的P型应变SiGe层，作为PMOS源区，掺杂浓度为8×10¹⁹cm^-3，形成PMOS有源区。

步骤5，NMOS器件有源区材料制备。

（5a）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层SiO₂；

（5b）光刻NMOS器件有源区，用干法刻蚀方法，在NMOS器件有源区，刻蚀出深度为2.4μm的深槽；

（5c）利用化学汽相淀积（CVD）的方法，在700℃，在NMOS器件有源区选择性生长一层厚度为300nm的P型Si缓冲层，掺杂浓度3×10¹⁵cm^-3；

（5d）利用化学汽相淀积（CVD）的方法，在700℃，在Si缓冲层上选择性生长一层厚度为1.8μm的P型SiGe层，Ge组分梯度分布，底部为0％，顶部为20％，掺杂浓度为3×10¹⁵cm^-3；

（5e）利用化学汽相淀积（CVD）的方法，在700℃，在SiGe层上选择性生长一层Ge组分为20%，厚度为300nm的P型SiGe层，掺杂浓度为1×10¹⁷cm^-3；

（5f）利用化学汽相淀积（CVD）的方法，在700℃，在SiGe层上生长一层厚度为12nm的P型应变Si层，NMOS器件沟道区，掺杂浓度为1×10¹⁷cm^-3，形成NMOS器件有源区。

步骤6，PMOS隔离和漏沟槽制备。

（6a）在衬底表面利用化学汽相淀积（CVD）的方法，在700℃，淀积一SiO₂层；

（6b）光刻PMOS源漏隔离区，利用干法刻蚀工艺，在PMOS源漏隔离区刻蚀出深度为0.4μm的浅槽；

（6c）利用化学汽相淀积（CVD）方法，在700℃，在浅槽内填充SiO₂，形成源漏浅槽隔离；

（6d）光刻漏沟槽窗口，利用干法刻蚀工艺，在PMOS漏区域刻蚀出深度为0.5μm漏沟槽；

（6e）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积掺杂浓度为3×10²⁰cm^-3的P型Poly-Si，将PMOS漏沟槽填满，再去除掉PMOS漏沟槽表面以外的Poly-Si，形成漏连接区。

步骤7，PMOS形成。

（7a）在衬底表面利用化学汽相淀积（CVD）的方法，在700℃，淀积一SiO₂层；

（7b）光刻栅沟槽窗口，利用干法刻蚀工艺，在PMOS栅区域刻蚀出深度为0.5μm栅沟槽；

（7c）利用原子层化学汽相淀积（ALCVD）方法，在350℃，在衬底表面淀积高介电常数的HfO₂层，作为PMOS的栅介质层，厚度为8nm；

（7d）利用化学汽相淀积（CVD）方法，在700℃，在栅沟槽中淀积掺杂浓度为3×10²⁰cm^-3的P型Poly-SiGe，Ge组分为20%，将PMOS栅沟槽填满；

步骤8，NMOS器件形成。

（8a）在衬底表面利用化学汽相淀积（CVD）的方法，在700℃，淀积一SiO₂层；

（8b）光刻NMOS器件有源区，利用原子层化学汽相淀积（ALCVD）方法，在350℃，在NMOS器件有源区表面淀积一层厚度为8nm的HfO₂层，作为NMOS器件的栅介质；

（8c）利用化学汽相淀积（CVD）方法，在700℃，在栅介质层上淀积一层Ploy-SiGe层，Ge组分为20%，厚度为240nm，掺杂浓度为3×10²⁰cm^-3；

（8d）光刻栅介质和栅Poly-SiGe，形成栅极；

（8e）利用离子注入工艺，对NMOS器件有源区进行N型离子注入，形成N型轻掺杂源漏结构（N-LDD），掺杂浓度均为3×10¹⁸cm^-3；

（8f）利用化学汽相淀积（CVD）方法，在700℃，在NMOS器件有源区表面淀积一层4nm的SiO₂层，利用干法刻蚀工艺，刻蚀掉表面的SiO₂层，在Ploy-SiGe侧壁保留下SiO₂形成栅侧墙；

（8g）利用离子注入工艺，对NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源区和漏区，并快速热退火，使NMOS器件有源区的掺杂浓度达到3×10²⁰cm^-3，最终形成NMOS器件。

步骤9，构成BiCMOS集成电路。

（9a）在衬底表面利用化学汽相淀积（CVD）的方法，在700℃，淀积一SiO₂层；

（9b）光刻引线孔；

（9c）在衬底表面溅射一层金属钛（Ti），合金；

（9d）光刻引线，形成PMOS漏极金属引线、源极金属引线，栅极金属引线，NMOS器件漏极金属引线、源极金属引线、栅极金属引线，双极晶体管发射极金属引线、基极金属引线、集电极金属引线，构成MOS导电沟道为30nm的基于SOI衬底的应变Si BiCMOS集成器件及电路。

实施例3：制备沟道长度为45nm的基于SOI衬底的应变Si BiCMOS集成器件及电路，具体步骤如下：

步骤1，外延生长。

（1a）选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO₂，厚度为300nm，上层材料为掺杂浓度为5×10¹⁶cm^-3的N型Si，厚度为120nm；

（1b）在衬底表面热氧化一层厚度为500nm的SiO₂层。

步骤2，隔离区制备。

（2a）在SOI衬底上外延生长一层掺杂浓度为1×10¹⁷cm^-3的Si层，厚度为3μm，作为集电区；

（2b）在衬底表面热氧化一层厚度为500nm的SiO₂层；

（2c）光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为5μm的深槽；

（2d）利用化学汽相淀积（CVD）方法，在800℃，在深槽内填充SiO₂；

步骤3，双极器件制备。

（3a）光刻集电区接触区，对集电区进行N型杂质的注入，并在950℃，退火30min激活杂质，形成掺杂浓度为1×10²⁰cm^-3的重掺杂集电极；

（3b）在衬底表面热氧化一SiO₂层，光刻基区，对基区进行P型杂质的注入，并在950℃，退火30min激活杂质，形成掺杂浓度为5×10¹⁸cm^-3的基区；

（3c）在衬底表面热氧化一SiO₂层，光刻发射区，对衬底进行N型杂质的注入，并在950℃，退火30min激活杂质，成掺杂浓度为5×10²⁰cm^-3的重掺杂发射区，构成双极晶体管；

（3d）在衬底表面利用化学汽相淀积（CVD）的方法，在800℃，淀积一SiO₂层。

步骤4，PMOS有源区外延材料制备。

（4a）光刻PMOS有源区，用干法刻蚀方法，在PMOS有源区，刻蚀出深度为2.9μm的深槽；

（4b）利用化学汽相淀积（CVD）的方法，在750℃，在深槽中选择性生长一层厚度为400nm的P型Si缓冲层，掺杂浓度5×10¹⁵cm^-3；

（4c）利用化学汽相淀积（CVD）的方法，在750℃，在Si缓冲层上选择性生长一层厚度为1.7μm的P型SiGe层，Ge组分底部为0%，上层为15%的梯度分布，掺杂浓度为5×10¹⁸cm^-3；

（4d）用化学汽相淀积（CVD）的方法，在750℃，在SiGe层上选择性生长一层Ge组分为15％，厚度为400nm的P型SiGe层，掺杂浓度为1×10²⁰cm^-3，作为PMOS的漏区；

（4e）用化学汽相淀积（CVD）的方法，在750℃，在P型SiGe层上选择性生长一层厚度为5nm的P型应变Si层，掺杂浓度为5×10¹⁸cm^-3，作为P型轻掺杂源漏结构（P-LDD）；

（4f）利用化学汽相淀积（CVD）的方法，在750℃，在P型应变Si层上选择性生长一层厚度为45nm的N型应变Si层，作为PMOS沟道区，掺杂浓度为5×10¹⁷cm^-3；

（4g）用化学汽相淀积（CVD）的方法，在750℃，在N型应变Si层上选择性生长一层厚度为5nm的P型应变Si层，掺杂浓度为5×10¹⁸cm^-3，作为P型轻掺杂源漏结构（P-LDD）；

（4h）利用化学汽相淀积（CVD）的方法，在750℃，在应变Si层上选择性生长一层厚度为400nm的Ge组分固定为15%的P型应变SiGe层，作为PMOS源区，掺杂浓度为1×10²⁰cm^-3，形成PMOS有源区。

步骤5，NMOS器件有源区材料制备。

（5a）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层SiO₂；

（5b）光刻NMOS器件有源区，用干法刻蚀方法，在NMOS器件有源区，刻蚀出深度为2.8μm的深槽；

（5c）利用化学汽相淀积（CVD）的方法，在750℃，在NMOS器件有源区选择性生长一层厚度为400nm的P型Si缓冲层，掺杂浓度5×10¹⁵cm^-3；

（5d）利用化学汽相淀积（CVD）的方法，在750℃，在Si缓冲层上选择性生长一层厚度为2μm的P型SiGe层，Ge组分梯度分布，底部为0%，顶部为15%，掺杂浓度为5×10¹⁵cm^-3；

（5e）利用化学汽相淀积（CVD）的方法，在750℃，在SiGe层上选择性生长一层Ge组分为15%，厚度为400nm的P型SiGe层，掺杂浓度为5×10¹⁷cm^-3；

（5f）利用化学汽相淀积（CVD）的方法，在750℃，在SiGe层上生长一层厚度为15nm的P型应变Si层，NMOS器件沟道区，掺杂浓度为5×10¹⁷cm^-3，形成NMOS器件有源区。

步骤6，PMOS隔离和漏沟槽制备。

（6a）在衬底表面利用化学汽相淀积（CVD）的方法，在800℃，淀积一SiO₂层；

（6b）光刻PMOS源漏隔离区，利用干法刻蚀工艺，在PMOS源漏隔离区刻蚀出深度为0.5μm的浅槽；

（6c）利用化学汽相淀积（CVD）方法，在800℃，在浅槽内填充SiO₂，形成源漏浅槽隔离；

（6d）光刻漏沟槽窗口，利用干法刻蚀工艺，在PMOS漏区域刻蚀出深度为0.6μm漏沟槽；

（6e）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积掺杂浓度为5×10²⁰cm^-3的P型Poly-Si，将PMOS漏沟槽填满，再去除掉PMOS漏沟槽表面以外的Poly-Si，形成漏连接区。

步骤7，PMOS栅制备和PMOS形成。

（7a）在衬底表面利用化学汽相淀积（CVD）的方法，在800℃，淀积一SiO₂层；

（7b）光刻栅沟槽窗口，利用干法刻蚀工艺，在PMOS栅区域刻蚀出深度为0.7μm栅沟槽；

（7c）利用原子层化学汽相淀积（ALCVD）方法，在400℃，在衬底表面淀积高介电常数的HfO₂层，作为PMOS的栅介质层，厚度为10nm；

（7d）利用化学汽相淀积（CVD）方法，在800℃，在栅沟槽中淀积掺杂浓度为5×10²⁰cm^-3的P型Poly-SiGe，Ge组分为10%，将PMOS栅沟槽填满；

步骤8，NMOS器件形成。

（8a）在衬底表面利用化学汽相淀积（CVD）的方法，在800℃，淀积一SiO₂层；

（8b）光刻NMOS器件有源区，利用原子层化学汽相淀积（ALCVD）方法，在400℃，在NMOS器件有源区表面淀积一层厚度为10nm的HfO₂层，作为NMOS器件的栅介质；

（8c）利用化学汽相淀积（CVD）方法，在800℃，在栅介质层上淀积一层Ploy-SiGe层，Ge组分为10%，厚度为300nm，掺杂浓度为5×10²⁰cm^-3；

（8d）光刻栅介质和栅Poly-SiGe，形成栅极；

（8e）利用离子注入工艺，对NMOS器件有源区进行N型离子注入，形成N型轻掺杂源漏结构（N-LDD），掺杂浓度均为5×10¹⁸cm^-3；

（8f）利用化学汽相淀积（CVD）方法，在800℃，在NMOS器件有源区表面淀积一层5nm的SiO₂层，利用干法刻蚀工艺，刻蚀掉表面的SiO₂层，在Ploy-SiGe侧壁保留下SiO₂形成栅侧墙；

（8g）利用离子注入工艺，对NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源区和漏区，并快速热退火，使NMOS器件有源区的掺杂浓度达到5×10²⁰cm^-3，最终形成NMOS器件。

步骤9，构成BiCMOS集成电路。

（9a）在衬底表面利用化学汽相淀积（CVD）的方法，在800℃，淀积一SiO₂层；

（9b）光刻引线孔；

（9c）在衬底表面溅射一层金属钛（Ti），合金；

（9d）光刻引线，形成PMOS漏极金属引线、源极金属引线，栅极金属引线，NMOS器件漏极金属引线、源极金属引线、栅极金属引线，双极晶体管发射极金属引线、基极金属引线、集电极金属引线，构成MOS导电沟道为45nm的基于SOI衬底的应变Si BiCMOS集成器件及电路。

本发明实施例提供的制备基于SOI衬底的应变Si BiCMOS集成器件及制备方法具有如下优点：

6．本发明制备的BiCMOS器件中的CMOS结构，采用Poly-SiGe材料作为栅电极，其功函数随Ge组分的变化而变化，通过调节Poly-SiGe中Ge组分，实现CMOS阈值电压可连续调整，减少了工艺步骤，降低了工艺难；

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims

1.一种基于SOI衬底的应变Si BiCMOS集成器件的制备方法，其特征在于，该制备方法包括如下步骤：

第一步、选取氧化层厚度为150～300nm，上层Si厚度为100～120nm，N型掺杂浓度为1×10¹⁶～1×10¹⁷cm^-3的SOI衬底片；

第三步、在衬底表面热氧化一层厚度为300～500nm的SiO₂层，光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为3～5μm的深槽；利用化学气相淀积(CVD)的方法，在600～800℃，在深槽内填充SiO₂，用化学机械抛光(CMP)方法，去除表面多余的氧化层，形成深槽隔离；

第五步、在衬底表面热氧化一SiO₂层，光刻基区，对基区进行P型杂质的注入，并在800～950℃，退火30～90min激活杂质，形成掺杂浓度为1×10¹⁸～5×10¹⁸cm^-3的基区；

第六步、在衬底表面热氧化一SiO₂层，光刻发射区，对衬底进行N型杂质的注入，并在800～950℃，退火30～90min激活杂质，形成掺杂浓度为5×10¹⁹～5×10²⁰cm^-3的重掺杂发射区，在衬底表面利用化学气相淀积(CVD)的方法，在600～800℃，淀积一SiO₂层；

第七步、光刻PMOS器件有源区，用干法刻蚀工艺，在PMOS器件有源区，刻蚀出深度为2～3μm的深槽；利用化学气相淀积(CVD)方法，在600～750℃，在PMOS器件有源区(即深槽)选择性外延生长七层材料：第一层是厚度为200～400nm的P型Si缓冲层，掺杂浓度为1～5×10¹⁵cm^-3；第二层是厚度为1.4～1.7μm的P型SiGe渐变层，底部Ge组分是0％，顶部Ge组分是15～25％，掺杂浓度为1～5×10¹⁸cm^-3；第三层是Ge组分为15～25％，厚度为200～400nm的P型SiGe层，掺杂浓度为5×10¹⁹～1×10²⁰cm^-3，作为PMOS器件的漏区；第四层是厚度为3～5nm的P型应变Si层，掺杂浓度为1～5×10¹⁸cm^-3，作为P型轻掺杂源漏结构(P-LDD)；第五层是厚度为22～45nm的N型应变Si层，掺杂浓度为5×10¹⁶～5×10¹⁷cm^-3，作为PMOS器件的沟道；第六层是厚度为3～5nm的P型应变Si层，掺杂浓度为1～5×10¹⁸cm^-3，作为P型轻掺杂源漏结构(P-LDD)；第七层是Ge组分为15～25％，厚度为200～400nm的P型SiGe，掺杂浓度为5×10¹⁹～1×10²⁰cm^-3，作为PMOS器件的有源区；

第八步、利用化学气相淀积(CVD)的方法，在600～800℃，在衬底表面淀积一层SiO₂；光刻NMOS器件有源区，在NMOS器件有源区，刻蚀出深度为1.9～2.8μm的深槽；利用化学气相淀积(CVD)方法，在600～750℃，在NMOS器件有源区选择性外延生长四层材料：第一层是厚度为200～400nm的P型Si缓冲层，掺杂浓度为1～5×10¹⁵cm^-3；第二层是厚度为1.5～2μm的P型SiGe渐变层，底部Ge组分是0％，顶部Ge组分是15～25％，掺杂浓度为1～5×10¹⁵cm^-3；第三层是Ge组分为15～25％，厚度为200～400nm的P型SiGe层，掺杂浓度为5×10¹⁶～5×10¹⁷cm^-3；第四层是厚度为10～15nm的P型应变Si层，掺杂浓度为5×10¹⁶～5×10¹⁷cm^-3作为NMOS器件的沟道；

第九步、在衬底表面利用化学气相淀积(CVD)的方法，在600～800℃，淀积一SiO₂层；光刻PMOS器件源漏隔离区，利用干法刻蚀工艺，在该区域刻蚀出深度为0.3～0.5μm的浅槽；再利用化学气相淀积(CVD)方法，在600～800℃，在浅槽内填充SiO₂，形成浅槽隔离；

第十步、光刻漏沟槽窗口，利用干法刻蚀工艺，在PMOS器件漏区域刻蚀出深度为0.4～0.7μm漏沟槽；利用化学气相淀积(CVD)方法，在600～800℃，在衬底表面淀积掺杂浓度为1～5×10²⁰cm^-3的P型Poly-Si，将PMOS器件漏沟槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-Si，形成漏连接区；

第十一步、在衬底表面利用化学气相淀积(CVD)的方法，在600～800℃，淀积一SiO₂层；光刻栅沟槽窗口，利用干法刻蚀工艺，在PMOS器件栅区域刻蚀出深度为0.4～0.7μm栅沟槽；利用原子层化学气相淀积(ALCVD)方法，在300～400℃，在衬底表面淀积厚度为6～10nm的高介电常数的HfO₂层，作为PMOS器件的栅介质层；利用化学气相淀积(CVD)方法，在600～800℃，在栅沟槽中淀积掺杂浓度为1～5×10²⁰cm^-3的P型Poly-SiGe，Ge组分为10～30％，将PMOS器件栅沟槽填满；光刻栅介质和栅Poly-SiGe，形成栅极和源极，最终形成PMOS器件结构；

第十二步、在衬底表面利用化学气相淀积(CVD)的方法，在600～800℃，淀积一SiO₂层；光刻NMOS器件有源区，利用原子层化学气相淀积(ALCVD)方法，在300～400℃，在NMOS器件有源区淀积厚度为6～10nm的高介电常数的HfO₂层，作为NMOS器件的栅介质层；利用化学气相淀积(CVD)方法，在600～800℃，在NMOS器件有源区淀积厚度为200～300nm的P型Poly-SiGe，掺杂浓度为1～5×10²⁰cm^-3，Ge组分为10～30％，光刻栅介质和栅Poly-SiGe，形成栅极；利用离子注入工艺，对NMOS器件有源区进行N型离子注入，形成N型轻掺杂源漏结构(N-LDD)，掺杂浓度均为1～5×10¹⁸cm^-3；

第十三步、利用化学气相淀积(CVD)方法，在600～800℃，在整个衬底淀积一厚度为3～5nm的SiO₂层，利用干法刻蚀工艺，刻蚀掉表面的SiO₂，形成NMOS器件栅极侧墙，利用离子注入工艺，对NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源区和漏区，并快速热退火，使NMOS器件源区和漏区的掺杂浓度达到1～5×10²⁰cm^-3；

第十四步、在衬底表面利用化学气相淀积(CVD)的方法，在600～800℃，淀积一SiO₂层；光刻引线窗口，在整个衬底上溅射一层金属钛(Ti)合金，自对准形成金属硅化物，清洗表面多余的金属，形成CMOS金属接触；光刻引线，形成漏极、源极和栅极金属引线，构成MOS导电沟道为22～45nm的基于SOI衬底的应变Si BiCMOS集成器件。

2.根据权利要求1所述的方法，其中，PMOS器件沟道长度根据第八步淀积的N型应变Si层厚度确定，取22～45nm，NMOS器件的沟道长度由工艺决定，取22～45nm。

3.根据权利要求1所述的方法，该制备方法中应变Si CMOS器件制造过程中所涉及的最高温度根据第七步至第十五步中的化学气相淀积(CVD)工艺温度决定，最高温度小于等于800℃。

4.一种基于SOI衬底的应变Si BiCMOS集成电路的制备方法，其特征在于，该制备方法包括如下步骤：

步骤1，外延生长的实现方法为：

(1a)选取SOI衬底片，该衬底下层支撑材料为Si，中间层为SiO₂，厚度为150nm，上层材料为掺杂浓度为1×10¹⁶cm^-3的N型Si，厚度为100nm；

(1b)在衬底表面热氧化一层厚度为300nm的SiO₂层；

步骤2，隔离区制备的实现方法为：

(2a)在SOI衬底上外延生长一层掺杂浓度为1×10¹⁶cm^-3的Si层，厚度为2μm，作为集电区；

(2b)在衬底表面热氧化一层厚度为300nm的SiO₂层；

(2c)光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为3μm的深槽；

(2d)利用化学气相淀积(CVD)方法，在600℃，在深槽内填充SiO₂；

(2e)用化学机械抛光(CMP)方法，去除表面多余的氧化层，形成深槽隔离；

步骤3，双极器件制备的实现方法为：

(3a)光刻集电区接触区，对集电区进行N型杂质的注入，并在800℃，退火90min激活杂质，形成掺杂浓度为1×10¹⁹cm^-3的重掺杂集电极；

(3b)在衬底表面热氧化一SiO₂层，光刻基区，对基区进行P型杂质的注入，并在800℃，退火90min激活杂质，形成掺杂浓度为1×10¹⁸cm^-3的基区；

(3c)在衬底表面热氧化一SiO₂层，光刻发射区，对衬底进行N型杂质的注入，并在800℃，退火90min激活杂质，成掺杂浓度为5×10¹⁹cm^-3的重掺杂发射区，构成双极晶体管；

(3d)在衬底表面利用化学气相淀积(CVD)的方法，在600℃，淀积一SiO₂层；

步骤4，PMOS器件有源区外延材料制备的实现方法为：

(4a)光刻PMOS器件有源区，用干法刻蚀方法，在PMOS器件有源区，刻蚀出深度为2μm的深槽；

(4b)利用化学气相淀积(CVD)的方法，在600℃，在深槽中选择性生长一层厚度为200nm的P型Si缓冲层，掺杂浓度1×10¹⁵cm^-3；

(4c)利用化学气相淀积(CVD)的方法，在600℃，在Si缓冲层上选择性生长一层厚度为1.4μm的P型SiGe层，Ge组分底部为0％，上层为25％的梯度分布，掺杂浓度为1×10¹⁸cm^-3；

(4d)用化学气相淀积(CVD)的方法，在600℃，在SiGe层上选择性生长一层Ge组分为25％，厚度为200nm的P型SiGe层，掺杂浓度为5×10¹⁹cm^-3，作为PMOS器件的漏区；

(4e)用化学气相淀积(CVD)的方法，在600℃，在P型SiGe层上选择性生长一层厚度为3nm的P型应变Si层，掺杂浓度为1×10¹⁸cm^-3，作为P型轻掺杂源漏结构(P-LDD)；

(4f)利用化学气相淀积(CVD)的方法，在600℃，在P型应变Si层上选择性生长一层厚度为22nm的N型应变Si层，作为PMOS器件沟道区，掺杂浓度为5×10¹⁶cm^-3；

(4g)用化学气相淀积(CVD)的方法，在600℃，在N型应变Si层上选择性生长一层厚度为3nm的P型应变Si层，掺杂浓度为1×10¹⁸cm^-3，作为P型轻掺杂源漏结构(P-LDD)；

(4h)利用化学气相淀积(CVD)的方法，在600℃，在应变Si层上选择性生长一层厚度为200nm的Ge组分固定为25％的P型应变SiGe层，作为PMOS器件源区，掺杂浓度为5×10¹⁹cm^-3，形成PMOS器件有源区；

步骤5，NMOS器件有源区材料制备的实现方法为：

(5a)利用化学气相淀积(CVD)的方法，在600℃，在衬底表面淀积一层SiO₂；

(5b)光刻NMOS器件有源区，用干法刻蚀方法，在NMOS器件有源区，刻蚀出深度为1.9μm的深槽；

(5c)利用化学气相淀积(CVD)的方法，在600℃，在NMOS器件有源区选择性生长一层厚度为200nm的P型Si缓冲层，掺杂浓度1×10¹⁵cm^-3；

(5d)利用化学气相淀积(CVD)的方法，在600℃，在Si缓冲层上选择性生长一层厚度为1.5μm的P型SiGe层，Ge组分梯度分布，底部为0％，顶部为25％，掺杂浓度为1×10¹⁵cm^-3；

(5e)利用化学气相淀积(CVD)的方法，在600℃，在SiGe层上选择性生长一层Ge组分为25％，厚度为200nm的P型SiGe层，掺杂浓度为5×10¹⁶cm^-3；

(5f)利用化学气相淀积(CVD)的方法，在600℃，在SiGe层上生长一层厚度为10nm的P型应变Si层，NMOS器件沟道区，掺杂浓度为5×10¹⁶cm^-3，形成NMOS器件有源区；

步骤6，PMOS器件隔离和漏沟槽制备的实现方法为：

(6a)在衬底表面利用化学气相淀积(CVD)的方法，在600℃，淀积一SiO₂层；

(6b)光刻PMOS器件源漏隔离区，利用干法刻蚀工艺，在PMOS器件源漏隔离区刻蚀出深度为0.3μm的浅槽；

(6c)利用化学气相淀积(CVD)方法，在600℃，在浅槽内填充SiO₂，形成源漏浅槽隔离；

(6d)光刻漏沟槽窗口，利用干法刻蚀工艺，在PMOS器件漏区域刻蚀出深度为0.4μm漏沟槽；

(6e)利用化学气相淀积(CVD)方法，在600℃，在衬底表面淀积掺杂浓度为1×10²⁰cm^-3的P型Poly-Si，将PMOS器件漏沟槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-Si，形成漏连接区；

步骤7，PMOS器件栅制备和PMOS器件形成的实现方法为：

(7a)在衬底表面利用化学气相淀积(CVD)的方法，在600℃，淀积一SiO₂层；

(7b)光刻栅沟槽窗口，利用干法刻蚀工艺，在PMOS器件栅区域刻蚀出深度为0.4μm栅沟槽；

(7c)利用原子层化学气相淀积(ALCVD)方法，在300℃，在衬底表面淀积高介电常数的HfO₂层，作为PMOS器件的栅介质层，厚度为6nm；

(7d)利用化学气相淀积(CVD)方法，在600℃，在栅沟槽中淀积掺杂浓度为1×10²⁰cm^-3的P型Poly-SiGe，Ge组分为30％，将PMOS器件栅沟槽填满；

(7e)刻栅介质和栅Poly-SiGe，在栅沟槽中形成PMOS器件栅极和源极，最终形成PMOS器件；

步骤8，NMOS器件形成的实现方法为：

(8a)在衬底表面利用化学气相淀积(CVD)的方法，在600℃，淀积一SiO₂层；

(8b)光刻NMOS器件有源区，利用原子层化学气相淀积(ALCVD)方法，在300℃，在NMOS器件有源区表面淀积一层厚度为6nm的HfO₂层，作为NMOS器件的栅介质；

(8c)利用化学气相淀积(CVD)方法，在600℃，在栅介质层上淀积一层Ploy-SiGe层，Ge组分为30％，厚度为200nm，掺杂浓度为1×10²⁰cm^-3；

(8d)光刻栅介质和栅Poly-SiGe，形成栅极；

(8e)利用离子注入工艺，对NMOS器件有源区进行N型离子注入，形成N型轻掺杂源漏结构(N-LDD)，掺杂浓度均为1×10¹⁸cm^-3；

(8f)利用化学气相淀积(CVD)方法，在600℃，在NMOS器件有源区表面淀积一层3nm的SiO₂层，利用干法刻蚀工艺，刻蚀掉表面的SiO₂层，在Ploy-SiGe侧壁保留下SiO₂形成栅侧墙；

(8g)利用离子注入工艺，对NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源区和漏区，并快速热退火，使NMOS器件有源区的掺杂浓度达到1×10²⁰cm^-3，最终形成NMOS器件；

步骤9，构成BiCMOS集成电路的实现方法为：

(9a)在衬底表面利用化学气相淀积(CVD)的方法，在600℃，淀积一SiO₂层；

(9b)光刻引线孔；

(9c)在衬底表面溅射一层金属钛(Ti)合金；

(9d)光刻引线，形成PMOS器件漏极金属引线、源极金属引线，栅极金属引线，NMOS器件漏极金属引线、源极金属引线、栅极金属引线，双极晶体管发射极金属引线、基极金属引线、集电极金属引线，构成MOS导电沟道为22nm的基于SOI衬底的应变Si BiCMOS集成器件及电路。