CN102738161B - 一种双多晶双应变混合晶面Si基BiCMOS集成器件及制备方法 - Google Patents
一种双多晶双应变混合晶面Si基BiCMOS集成器件及制备方法 Download PDFInfo
- Publication number
- CN102738161B CN102738161B CN201210244314.7A CN201210244314A CN102738161B CN 102738161 B CN102738161 B CN 102738161B CN 201210244314 A CN201210244314 A CN 201210244314A CN 102738161 B CN102738161 B CN 102738161B
- Authority
- CN
- China
- Prior art keywords
- layer
- chemical vapor
- cvd
- vapor deposition
- thickness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Bipolar Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明公开了双多晶双应变混合晶面Si基BiCMOS集成器件及制备方法，首先制备SOI衬底，上层基体材料为（110）晶面，下层基体材料为（100）晶面；生长N-Si作为双极器件集电区，光刻基区，在基区区域生长P-SiGe/i-Si/i-Poly-Si，制备发射极、基极和集电极，形成SiGe？HBT器件；制备深槽隔离；在PMOS器件区域，选择性生长晶面为（110）的PMOS器件有源区，制备压应变Si垂直沟道PMOS器件；在NMOS器件区域刻蚀出深槽，选择性生长晶面为（100）的NMOS器件有源区，制备应变Si沟道NMOS器件；制成Si基BiCMOS集成器件及电路。本发明充分利用张应变Si材料电子迁移率高于体Si材料和压应变Si材料空穴迁移率高于体Si材料以及迁移率各向异性的特点，制备出了性能增强的双多晶、双应变混合晶面Si基BiCMOS集成电路。
Description
技术领域
本发明属于半导体集成电路技术领域，尤其涉及一种双多晶、双应变混合晶面Si基BiCMOS集成器件及制备方法。
背景技术
1958年出现的集成电路是20世纪最具影响的发明之一。基于这项发明而诞生的微电子学已成为现有现代技术的基础，加速改变着人类社会的知识化、信息化进程，同时也改变了人类的思维方式。它不仅为人类提供了强有力的改造自然的工具，而且还开拓了一个广阔的发展空间。
半导体集成电路已成为电子工业的基础，人们对电子工业的巨大需求，促使该领域的发展十分迅速。在过去的几十年中，电子工业的迅猛发展对社会发展及国民经济产生了巨大的影响。目前，电子工业已成为世界上规模最大的工业，在全球市场中占据着很大的份额，产值已经超过了10000亿美元。
硅材料作为半导体材料应用经历了50多年，传统的SiCMOS和BiCMOS技术以其低功耗、低噪声、高输入阻抗、高集成度、可靠性好等优点在集成电路领域占据着主导地位，并按照摩尔定律不断的向前发展。目前，全球90%的半导体市场中，都是Si基集成电路。
但是随着器件特征尺寸减小、集成度和复杂性的增强，出现了一系列涉及材料、器件物理、器件结构和工艺技术等方面的新问题。特别是当IC芯片特征尺寸进入纳米尺度，从器件角度看，纳米尺度器件中的短沟效应、强场效应、量子效应、寄生参量的影响、工艺参数涨落等问题对器件泄漏电流、亚阈特性、开态/关态电流等性能的影响越来越突出，电路速度和功耗的矛盾也将更加严重，另一方面，随着无线移动通信的飞速发展，对器件和电路的性能，如频率特性、噪声特性、封装面积、功耗和成本等提出了更高的要求，传统硅基工艺制备的器件和集成电路尤其是模拟和混合信号集成电路，越来越无法满足新型、高速电子***的需求。
为了提高器件及集成电路的性能，研究人员借助新型的半导体材料如：GaAs、InP等，以获得适于无线移动通信发展的高速器件及集成电路。尽管GaAs和InP基化合物器件频率特性优越，但其制备工艺比Si工艺复杂、成本高，大直径单晶制备困难、机械强度低，散热性能不好，与Si工艺难兼容以及缺乏象SiO2那样的钝化层等因素限制了它的广泛应用和发展。
由于Si材料载流子材料迁移率较低，所以采用SiBiCMOS技术制造的集成电路性能，尤其是频率性能，受到了极大的限制；而对于SiGeBiCMOS技术，虽然双极晶体管采用了SiGeHBT，但是对于制约BiCMOS集成电路频率特性提升的单极器件仍采用SiCMOS，所以这些都限制BiCMOS集成电路性能地进一步提升。
为此，要在不降低一种类型器件的载流子的迁移率的情况下，提高另一种类型器件的载流子的迁移率，本专利提出一种利用应变技术制备BiCMOS，即双多晶、双应变混合晶面Si基BiCMOS集成器件的制备。
发明内容
本发明的目的在于提供双多晶、双应变混合晶面Si基BiCMOS集成器件及制备方法,以实现利用张应变Si材料电子迁移率高于体Si材料和压应变Si材料空穴迁移率高于体Si材料以及迁移率各向异性的特点，制备出性能增强的双多晶、双应变混合晶面Si基BiCMOS集成器件。
本发明的目的在于提供一种双多晶、双应变混合晶面Si基BiCMOS集成器件，NMOS器件和PMOS器件均为应变SiMOS器件，双极器件为双多晶SiGeHBT器件。
进一步、NMOS器件的导电沟道为应变Si材料，NMOS器件的导电沟道为张应变Si材料，NMOS器件的导电沟道为平面沟道。
进一步、PMOS器件的导电沟道为应变Si材料，PMOS器件的导电沟道为压应变Si材料，PMOS器件的导电沟道为垂直沟道。
进一步、NMOS器件制备在晶面为（100）的SOI衬底上，PMOS器件制备在晶面为（110）的衬底上。
进一步、SiGeHBT器件的基区为应变SiGe材料。
进一步、SiGeHBT器件的发射极和基极采用多晶硅材料。
本发明的另一目的在于提供一种双多晶、双应变混合晶面Si基BiCMOS集成器件的制备方法，包括如下步骤：
第一步、选取两片N型掺杂的Si片，其中一片晶面为（110），一片晶面为（100），两片掺杂浓度均为1~5×1015cm-3，对两片Si片表面进行氧化，氧化层厚度为0.5~1μm；将晶面为（100）的一片作为上层的基体材料，并在该基体材料中注入氢，将晶面为（110）的一片作为下层的基体材料；采用化学机械抛光（CMP）工艺对两个氧化层表面进行抛光；
第二步、将两片Si片氧化层相对置于超高真空环境中在350～480℃的温度下实现键合；将键合后的Si片温度升高100～200℃，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留100~200nm的Si材料，并在其断裂表面进行化学机械抛光（CMP），形成SOI衬底；
第三步、利用化学汽相淀积（CVD）的方法，在600～750℃，在衬底表面生长Si外延层，厚度为2～3μm，N型掺杂，掺杂浓度为1×1016～1×1017cm-3，作为集电区；
第四步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为200~300nm的SiO2层和一层厚度为100~200nm的SiN层；光刻基区，利用干法刻蚀，刻蚀出深度为200nm的基区区域，在衬底表面生长三层材料：第一层是SiGe层，Ge组分为15~25％，厚度为20~60nm，P型掺杂，掺杂浓度为5×1018~5×1019cm-3，作为基区；第二层是未掺杂的本征Si层，厚度为10~20nm；第三层是未掺杂的本征Poly-Si层，厚度为200～300nm，作为基极和发射区；
第五步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为200~300nm的SiO2层和一层厚度为100~200nm的SiN层；光刻器件间深槽隔离区域，在深槽隔离区域干法刻蚀出深度为5μm的深槽，利用化学汽相淀积（CVD）方法，在600～800℃，在深槽内填充SiO2；
第六步、用湿法刻蚀掉表面的SiO2和SiN层，再利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为200~300nm的SiO2层和一层厚度为100~200nm的SiN层；光刻集电区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为180~300nm的浅槽，利用化学汽相淀积（CVD）方法，在600～800℃，在浅槽内填充SiO2；
第七步、用湿法刻蚀掉表面的SiO2和SiN层，再利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为200~300nm的SiO2层和一层厚度为100~200nm的SiN层；光刻基区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为215~325nm的浅槽，利用化学汽相淀积（CVD）方法，在600～800℃，在浅槽内填充SiO2；
第八步、用湿法刻蚀掉表面的SiO2和SiN层，利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为300~500nm的SiO2层；光刻基极区域，对该区域进行P型杂质注入，使基极接触区掺杂浓度为1×1019～1×1020cm-3，形成基极接触区域；
第九步、光刻发射区域，对该区域进行N型杂质注入，使掺杂浓度为1×1017～5×1017cm-3，形成发射区；
第十步、光刻集电极区域，并利用化学机械抛光（CMP）的方法，去除集电极区域的本征Si层和本征Poly-Si层，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为1×1019～1×1020cm-3，形成集电极接触区域。并对衬底在950～1100℃温度下，退火15～120s，进行杂质激活，形成SiGeHBT器件；
第十一步、在衬底表面热氧化一层厚度为300～500nm的SiO2层，光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为3~5μm的深槽；利用化学汽相淀积（CVD）的方法，在600～800℃，在深槽内填充SiO2，用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成深槽隔离；
第十二步、光刻PMOS器件有源区，在PMOS器件有源区，利用干法刻蚀，刻蚀出深度为3.4～5.8μm的深槽，将中间的氧化层刻透；利用化学汽相淀积（CVD）方法，在600～750℃，在（110）晶面衬底的PMOS器件有源区上选择性外延生长七层材料：第一层是N型Si缓冲层，厚度为1.5～2.5μm，掺杂浓度为1～5×1015cm-3；第二层是厚度为1.5～2μm的N型SiGe渐变层，底部Ge组分是0％，顶部Ge组分是15～25%，掺杂浓度为1～5×1015cm-3；第三层是Ge组分为15～25%，厚度为200～400nm的P型SiGe层，掺杂浓度为5～10×1020cm-3，作为PMOS器件的漏区；第四层是厚度为3~5nmP型应变Si层，掺杂浓度为1～5×1018cm-3，作为第一P型轻掺杂源漏结构（P-LDD）层；第五层是厚度为22～45nm的N型应变Si作为沟道区，掺杂浓度为5×1016～5×1017cm-3；第六层是厚度为3~5nm的P型应变Si层，掺杂浓度为1～5×1018cm-3，作为第二P型轻掺杂源漏结构（P-LDD）层；第七层是Ge组分为15～25%，厚度为200～400nm的P型SiGe，掺杂浓度为5～10×1019cm-3，作为PMOS器件的源区；
第十三步、光刻NMOS器件有源区，在NMOS器件有源区，利用干法刻蚀，刻蚀出深度为1.9～2.8μm的深槽，利用化学汽相淀积（CVD）方法，在600～750℃，在（100）晶面衬底的NMOS器件有源区上选择性外延生长四层材料：第一层是厚度为200～400nm的P型Si缓冲层，掺杂浓度为1～5×1015cm-3；第二层是厚度为1.5～2μm的P型SiGe渐变层，底部Ge组分是0％，顶部Ge组分是15～25%，掺杂浓度为1～5×1015cm-3；第三层是Ge组分为15～25%，厚度为200～400nm的P型SiGe层，掺杂浓度为1～5×1016cm-3；第四层是厚度为15～20nm的N型应变Si层，掺杂浓度为5×1016～5×1017cm-3作为NMOS器件的沟道；
第十四步、在衬底表面利用化学汽相淀积（CVD）方法，在600～800℃，淀积一层SiO2缓冲层和一层SiN，刻蚀出漏沟槽窗口，利用干法刻蚀工艺，在PMOS器件漏区域刻蚀出深度为0.3～0.7μm漏沟槽；利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积一层SiO2，形成PMOS器件漏沟槽侧壁隔离；利用干法刻蚀去除平面的SiO2层，只保留PMOS器件漏沟槽侧壁SiO2层；利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积掺杂浓度为1～5×1020cm-3的P型Poly-Si，将PMOS器件漏沟槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-SiGe，形成漏连接区；
第十五步、利用干法刻蚀工艺，在PMOS器件栅区域刻蚀出深度为0.5～0.9μm栅沟槽；利用原子层化学汽相淀积（ALCVD）方法，在300～400℃，在衬底表面淀积厚度为6～10nm的高介电常数的HfO2层，作为PMOS器件栅介质层；利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积掺杂浓度为1～5×1020cm-3的P型Poly-SiGe，Ge组分为10～30%，将PMOS器件栅沟槽填满，再去除掉PMOS器件栅沟槽表面以外的Poly-SiGe和SiO2层作为栅区，形成PMOS器件；
第十六步、刻蚀出NMOS器件有源区，利用原子层化学汽相淀积（ALCVD）方法，在300～400℃，在衬底表面淀积厚度为6～10nm的高介电常数的HfO2层，作为NMOS器件栅介质层；再淀积一层本征Poly-SiGe，厚度为100～300nm，Ge组分为10～30%，刻蚀NMOS器件栅极；光刻NMOS器件有源区，对NMOS器件进行N型离子注入，形成掺杂浓度为1～5×1018cm-3的N型轻掺杂源漏结构（N-LDD）；在整个衬底淀积一厚度为3～5nm的SiO2层，干法刻蚀掉这层SiO2，作为NMOS器件栅极侧墙，形成NMOS器件栅极；
第十七步、在NMOS器件有源区进行N型磷离子注入，自对准生成NMOS器件的源区和漏区，使源区和漏区掺杂浓度达到1～5×1020cm-3；
第十八步、光刻引线窗口，在整个衬底上溅射一层金属钛（Ti），合金，光刻引线，构成导电沟道为22～45nm的双多晶、双应变混合晶面Si基BiCMOS集成器件。
进一步、其中，PMOS器件沟道长度根据第十一步淀积的N型应变Si层层厚度确定，取22～45nm，NMOS器件沟道长度由光刻工艺控制。
进一步、该制备方法中所涉及的最高温度根据第四步到第十八步中的化学汽相淀积（CVD）工艺温度决定，最高温度小于等于800℃。
进一步、基区厚度根据第四步SiGe的外延层厚度来决定，取20～60nm。
本发明的另一目的在于提供一种双多晶、双应变混合晶面Si基BiCMOS集成电路的制备方法，包括如下步骤：
步骤1，SOI衬底材料制备的实现方法为：
（1a）选取N型掺杂浓度为1×1015cm-3的Si片，晶面为（100），对其表面进行氧化，氧化层厚度为0.5μm，作为上层基体材料，并在该基体材料中注入氢；
（1b）选取N型掺杂浓度为1×1015cm-3的Si片，晶面为（110），对其表面进行氧化，氧化层厚度为0.5μm，作为下层基体材料；
（1c）采用化学机械抛光（CMP）工艺，分别对下层和注入氢后的上层基体材料表面进行抛光处理；
（1d）将抛光处理后的下层和上层基体材料表面氧化层相对紧贴，置于超高真空环境中在350℃温度下实现键合；
（1e）将键合后的基片温度升高200℃，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留100nm的Si材料，并在该断裂表面进行化学机械抛光（CMP），形成SOI结构；
步骤2，双极器件有源区制备的实现方法为：
（2a）利用化学汽相淀积（CVD）的方法，在600℃，在上层Si材料上生长一层厚度为2μm的N型外延Si层，作为集电区，该层掺杂浓度为1×1016cm-3；
（2b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为200nm的SiO2层；
（2c）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为100nm的SiN层；
（2d）光刻基区，利用干法刻蚀，刻蚀出深度为200nm的基区区域；
（2e）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长一层厚度为20nm的SiGe层，作为基区，该层Ge组分为15％，掺杂浓度为5×1018cm-3；
（2f）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长一层厚度10nm的未掺杂的本征Si层；
（2g）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长一层厚度200nm的未掺杂的本征Poly-Si层；
步骤3，集电极浅槽隔离制备的实现方法为：
（3a）用湿法刻蚀掉表面的SiO2和SiN层；
（3b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为200nm的SiO2层；
（3c）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为100nm的SiN层；
（3d）光刻集电极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为180nm的浅槽；
（3e）利用化学汽相淀积（CVD）方法，在600℃，在浅槽内填充SiO2，形成集电极浅槽隔离；
步骤4，基极浅槽隔离制备的实现方法为：
（4a）用湿法刻蚀掉表面的SiO2和SiN层；
（4b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为200nm的SiO2层；
（4c）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为100nm的SiN层；
（4d）光刻基极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为215nm的浅槽；
（4e）利用化学汽相淀积（CVD）方法，在600℃，在浅槽内填充SiO2，形成基极浅槽隔离；
步骤5，SiGeHBT形成的实现方法为：
（5a）用湿法刻蚀掉表面的SiO2和SiN层；
（5b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为300nm的SiO2层；
（5c）光刻基极区域，对该区域进行P型杂质注入，使接触区掺杂浓度为1×1019cm-3，形成基极；
（5d）光刻发射区，对该区域进行N型杂质注入，使掺杂浓度为1×1017cm-3，形成发射区；
（5e）光刻集电极区域，并利用化学机械抛光（CMP）的方法，去除集电极区域的本征Si层和本征Poly-Si层，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为1×1019cm-3，形成集电极；
（5f）对衬底在950℃温度下，退火120s，进行杂质激活，形成SiGeHBT；
步骤6，器件深槽隔离制备的实现方法为：
（6a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为200nm的SiO2层；
（6b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为100nm的SiN层；
（6c）光刻器件间深槽隔离区域，在深槽隔离区域干法刻蚀出深度为5um的浅槽；
（6d）利用化学汽相淀积（CVD）方法，在600℃，在深槽内填充SiO2，形成器件深槽隔离；
步骤7，PMOS器件有源区制备的实现方法为：
（7a）光刻PMOS器件有源区，在PMOS器件有源区，利用干法刻蚀，刻蚀出深度为3.4μm的深槽，将氧化层刻透；
（7b）利用化学汽相淀积（CVD）的方法，在600℃，在深槽内沿（110）晶面生长一层厚度为1.5μm的N型Si缓冲层，掺杂浓度为1×1015cm-3；
（7c）利用化学汽相淀积（CVD）的方法，在600℃，在Si缓冲层上生长一层厚度为1.5μm的N型Ge组分梯形分布的SiGe，底部Ge组分为0%，顶部为15%，掺杂浓度为1×1015cm-3；
（7d）利用化学汽相淀积（CVD）的方法，在600℃，在Ge组分梯形分布的SiGe层上生长一层厚度为200nm的P型SiGe层，Ge组分为15％，掺杂浓度为5×1019cm-3，作为PMOS器件的漏区；
（7e）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长厚度为3nm的P型应变Si层，掺杂浓度为1×1018cm-3，作为第一P型轻掺杂源漏结构（P-LDD）层；
（7f）利用化学汽相淀积（CVD）方法，在600℃，在漏区上生长一层厚度为22nm的N型应变Si层，掺杂浓度为5×1016cm-3，作为PMOS器件的沟道；
（7g）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长厚度为3nm的P型应变Si层，掺杂浓度为1×1018cm-3，作为第二P型轻掺杂源漏结构（P-LDD）层；
（7h）利用化学汽相淀积（CVD）方法，在600℃，在应变Si层上生长一层厚度为200nm的P型SiGe层，Ge组分为15%，掺杂浓度为5×1019cm-3，作为PMOS器件的源区；
步骤8，NMOS器件有源区制备的实现方法为：
（8a）光刻NMOS器件有源区，在NMOS器件有源区，利用干法刻蚀，刻蚀出深度为1.9μm的深槽；
（8b）利用化学汽相淀积（CVD）的方法，在600℃，在NMOS器件有源区（100）晶面生长一层厚度为200nm的P型Si缓冲层，掺杂浓度为1×1015cm-3；
（8c）利用化学汽相淀积（CVD）的方法，在600℃，在Si缓冲层上生长一层厚度为1.5μm的P型Ge组分梯形分布的SiGe，底部Ge组分为0%，顶部为15%，掺杂浓度为1×1015cm-3；
（8d）利用化学汽相淀积（CVD）的方法，在600℃，在Ge组分梯形分布的SiGe层上生长一层厚度为200nm的P型SiGe层，Ge组分为15％，掺杂浓度为1×1016cm-3；
（8e）利用化学汽相淀积（CVD）方法，在600℃，再生长一层厚度为15nm的P型应变Si层，掺杂浓度为5×1016cm-3，作为NMOS器件的沟道；
步骤9，PMOS器件漏连接区制备的实现方法为：
（9a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面连续淀积一层SiO2和一层SiN；
（9b）刻蚀出PMOS器件漏沟槽窗口，利用干法刻蚀工艺，在PMOS器件漏区域刻蚀出深度为0.3μm漏沟槽；
（9c）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层SiO2，利用干法刻蚀去除平面的SiO2层，只保留PMOS器件漏沟槽侧壁SiO2层，形成PMOS器件漏沟槽侧壁隔离；
（9d）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积掺杂浓度为1×1020cm-3的P型Poly-Si，将PMOS器件漏沟槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-Si，形成漏连接区；
步骤10，PMOS栅连接区制备的实现方法为：
（10a）利用干法刻蚀工艺，在PMOS器件漏栅区域刻蚀出深度为0.5μm栅沟槽；
（10b）利用原子层化学汽相淀积（ALCVD）方法，在300℃，在衬底表面淀积厚度为6nm的高介电常数的HfO2层，作为PMOS器件栅介质层；
（10c）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积掺杂浓度为1×1020cm-3的P型Poly-SiGe，Ge组分为10%，将PMOS器件栅沟槽填满，再去除掉PMOS器件栅沟槽表面以外的Poly-SiGe和SiO2层作为栅区，形成PMOS器件；
步骤11，NMOS器件制备的实现方法为：
（11a）刻蚀出NMOS器件有源区，利用原子层化学汽相淀积（ALCVD）方法，在300℃，在衬底表面淀积厚度为6nm的高介电常数的HfO2层，作为NMOS器件栅介质层；
（11b）利用化学汽相淀积（CVD）方法，在600℃，在栅介质层上淀积一层Poly-SiGe，厚度为100nm，Ge组分为10%；
（11c）刻蚀Poly-SiGe、HfO2层，形成栅极；
（11d）光刻NMOS器件有源区，对NMOS器件进行N型离子注入，形成掺杂浓度为1×1018cm-3的N型轻掺杂源漏结构（N-LDD）；
（11e）利用化学汽相淀积（CVD）方法，在600℃，在整个衬底上淀积一厚度为3nm的SiO2层，干法刻蚀掉这层SiO2，保留NMOS器件栅极侧墙，形成NMOS器件栅极；
（11f）在NMOS器件有源区进行N型磷离子注入，自对准生成NMOS器件的源区和漏区，使源区和漏区掺杂浓度达到1×1020cm-3，形成NMOS器件；
步骤12，构成BiCMOS集成电路制备的实现方法为：
（12a）光刻引线窗口；
（12b）在整个衬底上溅射一层金属钛（Ti），合金，自对准形成金属硅化物，清洗表面多余的金属，形成金属接触；
（12c）溅射金属，光刻引线，分别形成NMOS器件的源、栅、漏电极和PMOS器件的漏、源、栅电极，双极晶体管发射极、基极、集电极金属引线，最终构成CMOS导电沟道为22nm的双多晶、双应变混合晶面Si基BiCMOS集成器件及电路。
本发明具有如下优点：
1．本发明制备的双多晶、双应变混合晶面Si基BiCMOS集成器件采用了混合晶面衬底技术，即在同一个衬底片上分布有（100）和（110）这两种晶面，在（110）晶面上对于应变SiPMOS器件是压应变，其空穴的迁移率高于体Si材料，而在（100）晶面上对于应变SiNMOS器件是张应变，其电子的迁移率也高于体Si材料，因此，该器件频率与电流驱动能力等电学性能高于同尺寸的体SiCMOS器件；
2．本发明制备的双多晶、双应变混合晶面Si基BiCMOS集成器件，采用选择性外延技术，分别在NMOS器件和PMOS器件有源区选择性生长应变Si材料，提高了器件设计的灵活性，增强了BiCMOS器件与集成电路电学性能；
3．本发明制备双多晶、双应变混合晶面Si基BiCMOS集成器件工艺中，采用Poly-SiGe材料作为栅，其功函数随Ge组分的变化而变化，通过调节Poly-SiGe栅中Ge组分，实现CMOS阈值电压可连续调整，减少了工艺步骤，降低了工艺难度；
4．本发明制备的双多晶、双应变混合晶面Si基BiCMOS集成器件过程中涉及的最高温度为800℃，低于引起应变Si沟道应力弛豫的工艺温度，因此该制备方法能有效地保持应变Si沟道应力，提高集成电路的性能；
5．本发明制备的双多晶、双应变混合晶面Si基BiCMOS集成器件中PMOS器件的沟道为回型，即一个栅在沟槽中能够控制四面的沟道，因此，该器件在有限的区域内增加了沟道的宽度，从而提高了器件的电流驱动能力，增加了集成电路的集成度，降低了集成电路单位面积的制造成本；
6．本发明制备的双多晶、双应变混合晶面Si基BiCMOS集成器件中，在MOS器件结构中为了有效抑制短沟道效应，引入轻掺杂源漏（LDD）工艺，提高了器件性能；
7．本发明制备的双多晶、双应变混合晶面Si基BiCMOS集成器件结构中，采用了高K值的HfO2作为栅介质，提高了器件的栅控能力，增强了器件的电学性能。
附图说明
图1是本发明提供的双多晶、双应变混合晶面Si基BiCMOS集成器件及电路制备方法的实现流程图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
本发明实施例提供了一种双多晶、双应变混合晶面Si基BiCMOS集成器件，NMOS器件和PMOS器件均为应变SiMOS器件，双极器件为双多晶SiGeHBT。
作为本发明实施例的一优化方案，NMOS器件的导电沟道为应变Si材料，NMOS器件的导电沟道为张应变Si材料，NMOS器件的导电沟道为平面沟道。
作为本发明实施例的一优化方案，PMOS器件的导电沟道为应变Si材料，PMOS器件的导电沟道为压应变Si材料，PMOS器件的导电沟道为垂直沟道。
作为本发明实施例的一优化方案，NMOS器件制备在晶面为（100）的SOI衬底上，PMOS器件制备在晶面为（110）的衬底上。
作为本发明实施例的一优化方案，SiGeHBT器件的基区为应变SiGe材料。
作为本发明实施例的一优化方案，SiGeHBT器件的发射极和基极采用多晶硅材料。
以下参照附图1对本发明双多晶、双应变混合晶面Si基BiCMOS集成器件及电路制备的工艺流程作进一步详细描述。
实施例1：制备22nm双多晶、双应变混合晶面Si基BiCMOS集成器件及电路，具体步骤如下：
步骤1，SOI衬底材料制备。
（1a）选取N型掺杂浓度为1×1015cm-3的Si片，晶面为（100），对其表面进行氧化，氧化层厚度为0.5μm，作为上层基体材料，并在该基体材料中注入氢；
（1b）选取N型掺杂浓度为1×1015cm-3的Si片，晶面为（110），对其表面进行氧化，氧化层厚度为0.5μm，作为下层基体材料；
（1c）采用化学机械抛光（CMP）工艺，分别对下层和注入氢后的上层基体材料表面进行抛光处理；
（1d）将抛光处理后的下层和上层基体材料表面氧化层相对紧贴，置于超高真空环境中在350℃温度下实现键合；
（1e）将键合后的基片温度升高200℃，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留100nm的Si材料，并在该断裂表面进行化学机械抛光（CMP），形成SOI结构。
步骤2，双极器件有源区制备。
（2a）利用化学汽相淀积（CVD）的方法，在600℃，在上层Si材料上生长一层厚度为2μm的N型外延Si层，作为集电区，该层掺杂浓度为1×1016cm-3；
（2b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为200nm的SiO2层；
（2c）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为100nm的SiN层；
（2d）光刻基区，利用干法刻蚀，刻蚀出深度为200nm的基区区域；
（2e）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长一层厚度为20nm的SiGe层，作为基区，该层Ge组分为15％，掺杂浓度为5×1018cm-3；
（2f）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长一层厚度10nm的未掺杂的本征Si层；
（2g）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长一层厚度200nm的未掺杂的本征Poly-Si层。
步骤3，集电极浅槽隔离制备。
（3a）用湿法刻蚀掉表面的SiO2和SiN层；
（3b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为200nm的SiO2层；
（3c）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为100nm的SiN层；
（3d）光刻集电极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为180nm的浅槽；
（3e）利用化学汽相淀积（CVD）方法，在600℃，在浅槽内填充SiO2，形成集电极浅槽隔离。
步骤4，基极浅槽隔离制备。
（4a）用湿法刻蚀掉表面的SiO2和SiN层；
（4b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为200nm的SiO2层；
（4c）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为100nm的SiN层；
（4d）光刻基极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为215nm的浅槽；
（4e）利用化学汽相淀积（CVD）方法，在600℃，在浅槽内填充SiO2，形成基极浅槽隔离。
步骤5，SiGeHBT形成。
（5a）用湿法刻蚀掉表面的SiO2和SiN层；
（5b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为300nm的SiO2层；
（5c）光刻基极区域，对该区域进行P型杂质注入，使接触区掺杂浓度为1×1019cm-3，形成基极；
（5d）光刻发射区，对该区域进行N型杂质注入，使掺杂浓度为1×1017cm-3，形成发射区；
（5e）光刻集电极区域，并利用化学机械抛光（CMP）的方法，去除集电极区域的本征Si层和本征Poly-Si层，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为1×1019cm-3，形成集电极；
（5f）对衬底在950℃温度下，退火120s，进行杂质激活，形成SiGeHBT。
步骤6，器件深槽隔离制备。
（6a）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为200nm的SiO2层；
（6b）利用化学汽相淀积（CVD）的方法，在600℃，在衬底表面淀积一层厚度为100nm的SiN层；
（6c）光刻器件间深槽隔离区域，在深槽隔离区域干法刻蚀出深度为5um的浅槽；
（6d）利用化学汽相淀积（CVD）方法，在600℃，在深槽内填充SiO2，形成器件深槽隔离。
步骤7，PMOS器件有源区制备。
（7a）光刻PMOS器件有源区，在PMOS器件有源区，利用干法刻蚀，刻蚀出深度为3.4μm的深槽，将氧化层刻透；
（7b）利用化学汽相淀积（CVD）的方法，在600℃，在深槽内沿（110）晶面生长一层厚度为1.5μm的N型Si缓冲层，掺杂浓度为1×1015cm-3；
（7c）利用化学汽相淀积（CVD）的方法，在600℃，在Si缓冲层上生长一层厚度为1.5μm的N型Ge组分梯形分布的SiGe，底部Ge组分为0%，顶部为15%，掺杂浓度为1×1015cm-3；
（7d）利用化学汽相淀积（CVD）的方法，在600℃，在Ge组分梯形分布的SiGe层上生长一层厚度为200nm的P型SiGe层，Ge组分为15％，掺杂浓度为5×1019cm-3，作为PMOS器件的漏区；
（7e）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长厚度为3nm的P型应变Si层，掺杂浓度为1×1018cm-3，作为第一P型轻掺杂源漏结构（P-LDD）层；
（7f）利用化学汽相淀积（CVD）方法，在600℃，在漏区上生长一层厚度为22nm的N型应变Si层，掺杂浓度为5×1016cm-3，作为PMOS器件的沟道；
（7g）利用化学汽相淀积（CVD）的方法，在600℃，在衬底上生长厚度为3nm的P型应变Si层，掺杂浓度为1×1018cm-3，作为第二P型轻掺杂源漏结构（P-LDD）层；
（7h）利用化学汽相淀积（CVD）方法，在600℃，在应变Si层上生长一层厚度为200nm的P型SiGe层，Ge组分为15%，掺杂浓度为5×1019cm-3，作为PMOS器件的源区。
步骤8，NMOS器件有源区制备。
（8a）光刻NMOS器件有源区，在NMOS器件有源区，利用干法刻蚀，刻蚀出深度为1.9μm的深槽；
（8b）利用化学汽相淀积（CVD）的方法，在600℃，在NMOS器件有源区（100）晶面生长一层厚度为200nm的P型Si缓冲层，掺杂浓度为1×1015cm-3；
（8c）利用化学汽相淀积（CVD）的方法，在600℃，在Si缓冲层上生长一层厚度为1.5μm的P型Ge组分梯形分布的SiGe，底部Ge组分为0%，顶部为15%，掺杂浓度为1×1015cm-3；
（8d）利用化学汽相淀积（CVD）的方法，在600℃，在Ge组分梯形分布的SiGe层上生长一层厚度为200nm的P型SiGe层，Ge组分为15％，掺杂浓度为1×1016cm-3；
（8e）利用化学汽相淀积（CVD）方法，在600℃，再生长一层厚度为15nm的P型应变Si层，掺杂浓度为5×1016cm-3，作为NMOS器件的沟道。
步骤9，PMOS器件漏连接区制备。
（9a）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面连续淀积一层SiO2和一层SiN；
（9b）刻蚀出PMOS器件漏沟槽窗口，利用干法刻蚀工艺，在PMOS器件漏区域刻蚀出深度为0.3μm漏沟槽；
（9c）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积一层SiO2，利用干法刻蚀去除平面的SiO2层，只保留PMOS器件漏沟槽侧壁SiO2层，形成PMOS器件漏沟槽侧壁隔离；
（9d）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积掺杂浓度为1×1020cm-3的P型Poly-Si，将PMOS器件漏沟槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-Si，形成漏连接区。
步骤10，PMOS栅连接区制备。
（10a）利用干法刻蚀工艺，在PMOS器件漏栅区域刻蚀出深度为0.5μm栅沟槽；
（10b）利用原子层化学汽相淀积（ALCVD）方法，在300℃，在衬底表面淀积厚度为6nm的高介电常数的HfO2层，作为PMOS器件栅介质层；
（10c）利用化学汽相淀积（CVD）方法，在600℃，在衬底表面淀积掺杂浓度为1×1020cm-3的P型Poly-SiGe，Ge组分为10%，将PMOS器件栅沟槽填满，再去除掉PMOS器件栅沟槽表面以外的Poly-SiGe和SiO2层作为栅区，形成PMOS器件。
步骤11，NMOS器件制备。
（11a）刻蚀出NMOS器件有源区，利用原子层化学汽相淀积（ALCVD）方法，在300℃，在衬底表面淀积厚度为6nm的高介电常数的HfO2层，作为NMOS器件栅介质层；
（11b）利用化学汽相淀积（CVD）方法，在600℃，在栅介质层上淀积一层Poly-SiGe，厚度为100nm，Ge组分为10%；
（11c）刻蚀Poly-SiGe、HfO2层，形成栅极；
（11d）光刻NMOS器件有源区，对NMOS器件进行N型离子注入，形成掺杂浓度为1×1018cm-3的N型轻掺杂源漏结构（N-LDD）；
（11e）利用化学汽相淀积（CVD）方法，在600℃，在整个衬底上淀积一厚度为3nm的SiO2层，干法刻蚀掉这层SiO2，保留NMOS器件栅极侧墙，形成NMOS器件栅极；
（11f）在NMOS器件有源区进行N型磷离子注入，自对准生成NMOS器件的源区和漏区，使源区和漏区掺杂浓度达到1×1020cm-3，形成NMOS器件。
步骤12，构成BiCMOS集成电路制备。
（12a）光刻引线窗口；
（12b）在整个衬底上溅射一层金属钛（Ti），合金，自对准形成金属硅化物，清洗表面多余的金属，形成金属接触；
（12c）溅射金属，光刻引线，分别形成NMOS器件的源、栅、漏电极和PMOS器件的漏、源、栅电极，双极晶体管发射极、基极、集电极金属引线，最终构成CMOS导电沟道为22nm的双多晶、双应变混合晶面Si基BiCMOS集成器件及电路。
实施例2：制备30nm双多晶、双应变混合晶面Si基BiCMOS集成器件及电路，具体步骤如下：
步骤1，SOI衬底材料制备。
（1a）选取N型掺杂浓度为3×1015cm-3的Si片，晶面为（100），对其表面进行氧化，氧化层厚度为0.75μm，作为上层的基体材料，并在该基体材料中注入氢；
（1b）选取N型掺杂浓度为3×1015cm-3的Si片，晶面为（110），对其表面进行氧化，氧化层厚度为0.75μm，作为下层的基体材料；
（1c）采用化学机械抛光（CMP）工艺，分别对下层和注入氢后的上层基体材料表面进行抛光处理；
（1d）将抛光处理后的下层和上层基体材料表面氧化层相对紧贴，置于超高真空环境中在400℃温度下实现键合；
（1e）将键合后的基片温度升高150℃，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留150nm的Si材料，并在该断裂表面进行化学机械抛光（CMP），形成SOI结构。
步骤2，双极器件有源区制备。
（2a）利用化学汽相淀积（CVD）的方法，在700℃，在上层Si材料上生长一层厚度为2.5μm的N型外延Si层，作为集电区，该层掺杂浓度为5×1016cm-3；
（2b）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层厚度为240nm的SiO2层；
（2c）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层厚度为150nm的SiN层；
（2d）光刻基区，利用干法刻蚀，刻蚀出深度为200nm的基区区域；
（2e）利用化学汽相淀积（CVD）的方法，在700℃，在衬底上生长一层厚度为40nm的SiGe层，作为基区，该层Ge组分为20％，掺杂浓度为1×1019cm-3；
（2f）利用化学汽相淀积（CVD）的方法，在700℃，在衬底上生长一层厚度15nm的未掺杂的本征Si层；
（2g）利用化学汽相淀积（CVD）的方法，在700℃，在衬底上生长一层厚度240nm的未掺杂的本征Poly-Si层。
步骤3，集电极浅槽隔离制备。
（3a）用湿法刻蚀掉表面的SiO2和SiN层；
（3b）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层厚度为240nm的SiO2层；
（3c）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层厚度为150nm的SiN层；
（3d）光刻集电极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为240nm的浅槽；
（3e）利用化学汽相淀积（CVD）方法，在700℃，在浅槽内填充SiO2，形成集电极浅槽隔离。
步骤4，基极浅槽隔离制备。
（4a）用湿法刻蚀掉表面的SiO2和SiN层；
（4b）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层厚度为240nm的SiO2层；
（4c）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层厚度为150nm的SiN层；
（4d）光刻基极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为260nm的浅槽；
（4e）利用化学汽相淀积（CVD）方法，在700℃，在浅槽内填充SiO2，形成基极浅槽隔离。
步骤5，SiGeHBT形成。
（5a）用湿法刻蚀掉表面的SiO2和SiN层；
（5b）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层厚度为400nm的SiO2层；
（5c）光刻基极区域，对该区域进行P型杂质注入，使接触区掺杂浓度为5×1019cm-3，形成基极；
（5d）光刻发射区，对该区域进行N型杂质注入，使掺杂浓度为3×1017cm-3，形成发射区；
（5e）光刻集电极区域，并利用化学机械抛光（CMP）的方法，去除集电极区域的本征Si层和本征Poly-Si层，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为5×1019cm-3，形成集电极；
（5f）对衬底在1000℃温度下，退火60s，进行杂质激活，形成SiGeHBT。
步骤6，器件深槽隔离制备。
（6a）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层厚度为240nm的SiO2层；
（6b）利用化学汽相淀积（CVD）的方法，在700℃，在衬底表面淀积一层厚度为150nm的SiN层；
（6c）光刻器件间深槽隔离区域，在深槽隔离区域干法刻蚀出深度为5μm的浅槽；
（6d）利用化学汽相淀积（CVD）方法，在700℃，在深槽内填充SiO2，形成器件深槽隔离。
步骤7，PMOS器件有源区制备。
（7a）光刻PMOS器件有源区，在PMOS器件有源区，利用干法刻蚀，刻蚀出深度为4.6μm的深槽，将氧化层刻透；
（7b）利用化学汽相淀积（CVD）的方法，在700℃，在深槽内沿（110）晶面生长一层厚度为2μm的N型Si缓冲层，掺杂浓度为3×1015cm-3；
（7c）利用化学汽相淀积（CVD）的方法，在700℃，在Si缓冲层上生长一层厚度为2μm的N型Ge组分梯形分布的SiGe，底部Ge组分为0%，顶部为20％，掺杂浓度为3×1015cm-3；
（7d）利用化学汽相淀积（CVD）的方法，在700℃，在Ge组分梯形分布的SiGe层上生长一层厚度为300nm的P型SiGe层，Ge组分为20％，掺杂浓度为8×1019cm-3，作为PMOS器件的漏区；
（7e）利用化学汽相淀积（CVD）的方法，在700℃，在衬底上生长厚度为4nm的P型应变Si层，掺杂浓度为3×1018cm-3，作为第一P型轻掺杂源漏结构（P-LDD）层；
（7f）利用化学汽相淀积（CVD）方法，在700℃，在漏区上生长一层厚度为30nm的N型应变Si层，掺杂浓度为1×1017cm-3，作为PMOS器件的沟道；
（7g）利用化学汽相淀积（CVD）的方法，在700℃，在衬底上生长厚度为4nm的P型应变Si层，掺杂浓度为3×1018cm-3，作为第二P型轻掺杂源漏结构（P-LDD）层；
（7h）利用化学汽相淀积（CVD）方法，在700℃，在应变Si层上生长一层厚度为300nm的P型SiGe层，Ge组分为20%，掺杂浓度为8×1019cm-3，作为PMOS器件的源区。
步骤8，NMOS器件有源区制备。
（8a）光刻NMOS器件有源区，在NMOS器件有源区，利用干法刻蚀，刻蚀出深度为2.3μm的深槽；
（8b）利用化学汽相淀积（CVD）的方法，在700℃，在NMOS器件有源区（100）晶面生长一层厚度为300nm的P型Si缓冲层，掺杂浓度为3×1015cm-3；
（8c）利用化学汽相淀积（CVD）的方法，在700℃，在Si缓冲层上生长一层厚度为1.75μm的P型Ge组分梯形分布的SiGe，底部Ge组分为0%，顶部为20%，掺杂浓度为3×1015cm-3；
（8d）利用化学汽相淀积（CVD）的方法，在700℃，在Ge组分梯形分布的SiGe层上生长一层厚度为300nm的P型SiGe层，Ge组分为20％，掺杂浓度为3×1016cm-3；
（8e）利用化学汽相淀积（CVD）方法，在700℃，再生长一层厚度为17nm的P型应变Si层，掺杂浓度为1×1017cm-3，作为NMOS器件的沟道。
步骤9，PMOS器件漏连接区制备。
（9a）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面连续淀积一层SiO2和一层SiN；
（9b）刻蚀出PMOS器件漏沟槽窗口，利用干法刻蚀工艺，在PMOS器件漏区域刻蚀出深度为0.5μm漏沟槽；
（9c）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积一层SiO2，利用干法刻蚀去除平面的SiO2层，只保留PMOS器件漏沟槽侧壁SiO2层，形成PMOS器件漏沟槽侧壁隔离；
（9d）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积掺杂浓度为3×1020cm-3的P型Poly-Si，将PMOS器件漏沟槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-Si，形成漏连接区。
步骤10，PMOS器件栅连接区制备。
（10a）利用干法刻蚀工艺，在PMOS器件漏栅区域刻蚀出深度为0.7μm栅沟槽；
（10b）利用原子层化学汽相淀积（ALCVD）方法，在350℃，在衬底表面淀积厚度为8nm的高介电常数的HfO2层，作为PMOS器件栅介质层；
（10c）利用化学汽相淀积（CVD）方法，在700℃，在衬底表面淀积掺杂浓度为3×1020cm-3的P型Poly-SiGe，Ge组分为20%，将PMOS器件栅沟槽填满，再去除掉PMOS器件栅沟槽表面以外的Poly-SiGe和SiO2层作为栅区，形成PMOS器件。
步骤11，NMOS器件制备。
（11a）刻蚀出NMOS器件有源区，利用原子层化学汽相淀积（ALCVD）方法，在350℃，在衬底表面淀积厚度为8nm的高介电常数的HfO2层，作为NMOS器件栅介质层；
（11b）利用化学汽相淀积（CVD）方法，在700℃，在栅介质层上淀积一层本征Poly-SiGe，厚度为200nm，Ge组分为20%；
（11c）刻蚀Poly-SiGe、HfO2层，形成栅极；
（11d）光刻NMOS器件有源区，对NMOS器件进行N型离子注入，形成掺杂浓度为3×1018cm-3的N型轻掺杂源漏结构（N-LDD）；
（11e）利用化学汽相淀积（CVD）方法，在700℃，在整个衬底上淀积一厚度为4nm的SiO2层，干法刻蚀掉这层SiO2，保留NMOS器件栅极侧墙，形成NMOS器件栅极；
（11f）在NMOS器件有源区进行N型磷离子注入，自对准生成NMOS器件的源区和漏区，使源区和漏区掺杂浓度达到3×1020cm-3，形成NMOS器件。
步骤12，构成BiCMOS集成电路。
（12a）光刻引线窗口；
（12b）在整个衬底上溅射一层金属钛（Ti），合金，自对准形成金属硅化物，清洗表面多余的金属，形成金属接触；
（12c）溅射金属，光刻引线，分别形成NMOS器件的源、栅、漏电极和PMOS器件的漏、源、栅电极，双极晶体管发射极、基极、集电极金属引线，最终构成导电沟道为30nm的双多晶、双应变混合晶面Si基BiCMOS集成器件及电路。
实施例3：制备45nm双多晶、双应变混合晶面Si基BiCMOS集成器件及电路，具体步骤如下：
步骤1，SOI衬底材料制备。
（1a）选取N型掺杂浓度为5×1015cm-3的Si片，晶面为（100），对其表面进行氧化，氧化层厚度为1μm，作为上层的基体材料，并在该基体材料中注入氢；
（1b）选取N型掺杂浓度为5×1015cm-3的Si片，晶面为（110），对其表面进行氧化，氧化层厚度为1μm，作为下层有源层的基体材料；
（1c）采用化学机械抛光（CMP）工艺，分别对下层和注入氢后的上层基体材料表面进行抛光处理；
（1d）将抛光处理后的下层和上层基体材料表面氧化层相对紧贴，置于超高真空环境中在480℃温度下实现键合；
（1e）将键合后的基片温度升高100℃，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留200nm的Si材料，并在该断裂表面进行化学机械抛光（CMP），形成SOI结构。
步骤2，双极器件有源区制备。
（2a）利用化学汽相淀积（CVD）的方法，在750℃，在上层Si材料上生长一层厚度为3μm的N型外延Si层，作为集电区，该层掺杂浓度为1×1017cm-3；
（2b）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层厚度为300nm的SiO2层；
（2c）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层厚度为200nm的SiN层；
（2d）光刻基区，利用干法刻蚀，刻蚀出深度为200nm的基区区域；
（2e）利用化学汽相淀积（CVD）的方法，在750℃，在衬底上生长一层厚度为60nm的SiGe层，作为基区，该层Ge组分为25％，掺杂浓度为5×1019cm-3；
（2f）利用化学汽相淀积（CVD）的方法，在750℃，在衬底上生长一层厚度20nm的未掺杂的本征Si层；
（2g）利用化学汽相淀积（CVD）的方法，在750℃，在衬底上生长一层厚度300nm的未掺杂的本征Poly-Si层。
步骤3，集电极浅槽隔离制备。
（3a）用湿法刻蚀掉表面的SiO2和SiN层；
（3b）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层厚度为300nm的SiO2层；
（3c）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层厚度为200nm的SiN层；
（3d）光刻集电极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为300nm的浅槽；
（3e）利用化学汽相淀积（CVD）方法，在800℃，在浅槽内填充SiO2，形成集电极浅槽隔离。
步骤4，基极浅槽隔离制备。
（4a）用湿法刻蚀掉表面的SiO2和SiN层；
（4b）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层厚度为300nm的SiO2层；
（4c）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层厚度为200nm的SiN层；
（4d）光刻基极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为325nm的浅槽；
（4e）利用化学汽相淀积（CVD）方法，在800℃，在浅槽内填充SiO2，形成基极浅槽隔离。
步骤5，SiGeHBT形成。
（5a）用湿法刻蚀掉表面的SiO2和SiN层；
（5b）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层厚度为500nm的SiO2层；
（5c）光刻基极区域，对该区域进行P型杂质注入，使接触区掺杂浓度为1×1020cm-3，形成基极；
（5d）光刻发射区，对该区域进行N型杂质注入，使掺杂浓度为5×1017cm-3，形成发射区；
（5e）光刻集电极区域，并利用化学机械抛光（CMP）的方法，去除集电极区域的本征Si层和本征Poly-Si层，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为1×1020cm-3，形成集电极；
（5f）对衬底在1100℃温度下，退火15s，进行杂质激活，形成SiGeHBT。
步骤6，器件深槽隔离制备。
（6a）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层厚度为300nm的SiO2层；
（6b）利用化学汽相淀积（CVD）的方法，在800℃，在衬底表面淀积一层厚度为200nm的SiN层；
（6c）光刻器件间深槽隔离区域，在深槽隔离区域干法刻蚀出深度为5μm的浅槽；
（6d）利用化学汽相淀积（CVD）方法，在800℃，在深槽内填充SiO2，形成器件深槽隔离。
步骤7，PMOS器件有源区制备。
（7a）光刻PMOS器件有源区，在PMOS器件有源区，利用干法刻蚀，刻蚀出深度为5.8μm的深槽，将氧化层刻透；
（7b）利用化学汽相淀积（CVD）的方法，在750℃，在深槽内沿（110）晶面生长一层厚度为2.5μm的N型Si缓冲层，掺杂浓度为5×1015cm-3；
（7c）利用化学汽相淀积（CVD）的方法，在750℃，在Si缓冲层上生长一层厚度为2.5μm的N型Ge组分梯形分布的SiGe，底部Ge组分为0%，顶部为25%，掺杂浓度为5×1015cm-3；
（7d）利用化学汽相淀积（CVD）的方法，在750℃，在Ge组分梯形分布的SiGe层上生长一层厚度为400nm的P型SiGe层，Ge组分为25%，掺杂浓度为1×1020cm-3，作为PMOS器件的漏区；
（7e）利用化学汽相淀积（CVD）的方法，在750℃，在衬底上生长厚度为5nm的P型应变Si层，掺杂浓度为5×1018cm-3，作为第一P型轻掺杂源漏结构（P-LDD）层；
（7f）利用化学汽相淀积（CVD）方法，在750℃，在漏区上生长一层厚度为45nm的N型应变Si层，掺杂浓度为5×1017cm-3，作为PMOS器件的沟道；
（7g）利用化学汽相淀积（CVD）的方法，在750℃，在衬底上生长厚度为5nm的P型应变Si层，掺杂浓度为5×1018cm-3，作为第二P型轻掺杂源漏结构（P-LDD）层；
（7h）利用化学汽相淀积（CVD）方法，在750℃，在应变Si层上生长一层厚度为400nm的P型SiGe层，Ge组分为25%，掺杂浓度为1×1020cm-3，作为PMOS器件的源区。
步骤8，NMOS器件有源区制备。
（8a）光刻NMOS器件有源区，在NMOS器件有源区，利用干法刻蚀，刻蚀出深度为2.8μm的深槽；
（8b）利用化学汽相淀积（CVD）的方法，在750℃，在NMOS器件有源区（100）晶面生长一层厚度为400nm的P型Si缓冲层，掺杂浓度为5×1015cm-3；
（8c）利用化学汽相淀积（CVD）的方法，在750℃，在Si缓冲层上生长一层厚度为2μm的P型Ge组分梯形分布的SiGe，底部Ge组分为0%，顶部为25%，掺杂浓度为5×1015cm-3；
（8d）利用化学汽相淀积（CVD）的方法，在750℃，在Ge组分梯形分布的SiGe层上生长一层厚度为400nm的P型SiGe层，Ge组分为25％，掺杂浓度为5×1016cm-3；
（8e）利用化学汽相淀积（CVD）方法，在750℃，再生长一层厚度为20nm的P型应变Si层，掺杂浓度为5×1017cm-3，作为NMOS器件的沟道。
步骤9，PMOS器件漏连接区制备。
（9a）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面连续淀积一层SiO2和一层SiN；
（9b）刻蚀出PMOS器件漏沟槽窗口，利用干法刻蚀工艺，在PMOS器件漏区域刻蚀出深度为0.7μm漏沟槽；
（9c）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积一层SiO2，利用干法刻蚀去除平面的SiO2层，只保留PMOS器件漏沟槽侧壁SiO2层，形成PMOS器件漏沟槽侧壁隔离；
（9d）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积掺杂浓度为5×1020cm-3的P型Poly-Si，将PMOS器件漏沟槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-Si，形成漏连接区。
步骤10，PMOS器件栅连接区制备。
（10a）利用干法刻蚀工艺，在PMOS器件漏栅区域刻蚀出深度为0.9μm栅沟槽；
（10b）利用原子层化学汽相淀积（ALCVD）方法，在400℃，在衬底表面淀积厚度为10nm的高介电常数的HfO2层，作为PMOS器件栅介质层；
（10c）利用化学汽相淀积（CVD）方法，在800℃，在衬底表面淀积掺杂浓度为5×1020cm-3的P型Poly-SiGe，Ge组分为30%，将PMOS器件栅沟槽填满，再去除掉PMOS器件栅沟槽表面以外的Poly-SiGe和SiO2层作为栅区，形成PMOS器件。
步骤11，NMOS器件制备。
（11a）刻蚀出NMOS器件有源区，利用原子层化学汽相淀积（ALCVD）方法，在400℃，在衬底表面淀积厚度为10nm的高介电常数的HfO2层，作为NMOS器件栅介质层；
（11b）利用化学汽相淀积（CVD）方法，在800℃，在栅介质层上淀积一层本征Poly-SiGe，厚度为300nm，Ge组分为30%；
（11c）刻蚀Poly-SiGe、HfO2层，形成栅极；
（11d）光刻NMOS器件有源区，对NMOS器件进行N型离子注入，形成掺杂浓度为5×1018cm-3的N型轻掺杂源漏结构（N-LDD）；
（11e）利用化学汽相淀积（CVD）方法，在800℃，在整个衬底上淀积一厚度为5nm的SiO2层，干法刻蚀掉这层SiO2，保留NMOS器件栅极侧壁，形成NMOS器件栅极；
（11f）在NMOS器件有源区进行N型磷离子注入，自对准生成NMOS器件的源区和漏区，使源区和漏区掺杂浓度达到5×1020cm-3，形成NMOS器件。
步骤12，构成BiCMOS集成电路。
（12a）光刻引线窗口；
（12b）在整个衬底上溅射一层金属钛（Ti），合金，自对准形成金属硅化物，清洗表面多余的金属，形成金属接触；
（12c）溅射金属，光刻引线，分别形成NMOS器件的源、栅、漏电极和PMOS器件的漏、源、栅电极，双极晶体管发射极、基极、集电极金属引线，最终构成导电沟道为45nm的双多晶、双应变混合晶面Si基BiCMOS集成器件及电路。
本发明实施例提供的双多晶、双应变混合晶面Si基BiCMOS集成器件及制备方法具有如下优点：
1．本发明制备的双多晶、双应变混合晶面Si基BiCMOS集成器件采用了混合晶面衬底技术，即在同一个衬底片上分布有（100）和（110）这两种晶面，在（110）晶面上对于应变SiPMOS器件是压应变，其空穴的迁移率高于体Si材料，而在（100）晶面上对于应变SiNMOS器件是张应变，其电子的迁移率也高于体Si材料，因此，该器件频率与电流驱动能力等电学性能高于同尺寸的体SiCMOS器件；
2．本发明制备的双多晶、双应变混合晶面Si基BiCMOS集成器件，采用选择性外延技术，分别在NMOS器件和PMOS器件有源区选择性生长应变Si材料，提高了器件设计的灵活性，增强了BiCMOS器件与集成电路电学性能；
3．本发明制备双多晶、双应变混合晶面Si基BiCMOS集成器件工艺中，采用Poly-SiGe材料作为栅，其功函数随Ge组分的变化而变化，通过调节Poly-SiGe栅中Ge组分，实现CMOS阈值电压可连续调整，减少了工艺步骤，降低了工艺难度；
4．本发明制备的双多晶、双应变混合晶面Si基BiCMOS集成器件过程中涉及的最高温度为800℃，低于引起应变Si沟道应力弛豫的工艺温度，因此该制备方法能有效地保持应变Si沟道应力，提高集成电路的性能；
5．本发明制备的双多晶、双应变混合晶面Si基BiCMOS集成器件中PMOS器件的沟道为回型，即一个栅在沟槽中能够控制四面的沟道，因此，该器件在有限的区域内增加了沟道的宽度，从而提高了器件的电流驱动能力，增加了集成电路的集成度，降低了集成电路单位面积的制造成本；
6．本发明制备的双多晶、双应变混合晶面Si基BiCMOS集成器件中，在MOS器件结构中为了有效抑制短沟道效应，引入轻掺杂源漏（LDD）工艺，提高了器件性能；
7．本发明制备的双多晶、双应变混合晶面Si基BiCMOS集成器件结构中，采用了高K值的HfO2作为栅介质，提高了器件的栅控能力，增强了器件的电学性能。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (5)
1.一种双多晶双应变混合晶面Si基BiCMOS集成器件的制备方法，其特征在于，包括如下步骤：
第一步、选取两片N型掺杂的Si片，其中一片晶面为(110)，一片晶面为(100)，两片掺杂浓度均为1×1015cm-3～5×1015cm-3，对两片Si片表面进行氧化，氧化层厚度为0.5～1μm；将晶面为(100)的一片作为上层的基体材料，并在该基体材料中注入氢，将晶面为(110)的一片作为下层的基体材料；采用化学机械抛光(CMP)工艺对两个氧化层表面进行抛光；
第二步、将两片Si片氧化层相对置于超高真空环境中在350～480℃的温度下实现键合；将键合后的Si片温度升高100～200℃，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留100～200nm的Si材料，并在其断裂表面进行化学机械抛光(CMP)，形成SOI衬底；
第三步、利用化学汽相淀积(CVD)的方法，在600～750℃，在衬底表面生长Si外延层，厚度为2～3μm，N型掺杂，掺杂浓度为1×1016～1×1017cm-3，作为集电区；
第四步、利用化学汽相淀积(CVD)的方法，在600～800℃，在衬底表面淀积一层厚度为200～300nm的SiO2层和一层厚度为100～200nm的SiN层；光刻基区，利用干法刻蚀，刻蚀出深度为200nm的基区区域，在衬底表面生长三层材料：第一层是SiGe层，Ge组分为15～25％，厚度为20～60nm，P型掺杂，掺杂浓度为5×1018～5×1019cm-3，作为基区；第二层是未掺杂的本征Si层，厚度为10～20nm；第三层是未掺杂的本征Poly-Si层，厚度为200～300nm，作为基极和发射区；
第五步、利用化学汽相淀积(CVD)的方法，在600～800℃，在衬底表面淀积一层厚度为200～300nm的SiO2层和一层厚度为100～200nm的SiN层；光刻器件间深槽隔离区域，在深槽隔离区域干法刻蚀出深度为5μm的深槽，利用化学汽相淀积(CVD)方法，在600～800℃，在深槽内填充SiO2；
第六步、用湿法刻蚀掉表面的SiO2和SiN层，再利用化学汽相淀积(CVD)的方法，在600～800℃，在衬底表面淀积一层厚度为200～300nm的SiO2层和一层厚度为100～200nm的SiN层；光刻集电区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为180～300nm的浅槽，利用化学汽相淀积(CVD)方法，在600～800℃，在浅槽内填充SiO2；
第七步、用湿法刻蚀掉表面的SiO2和SiN层，再利用化学汽相淀积(CVD)的方法，在600～800℃，在衬底表面淀积一层厚度为200～300nm的SiO2层和一层厚度为100～200nm的SiN层；光刻基区浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为215～325nm的浅槽，利用化学汽相淀积(CVD)方法，在600～800℃，在浅槽内填充SiO2；
第八步、用湿法刻蚀掉表面的SiO2和SiN层，利用化学汽相淀积(CVD)的方法，在600～800℃，在衬底表面淀积一层厚度为300～500nm的SiO2层；光刻基极区域，对该区域进行P型杂质注入，使基极接触区掺杂浓度为1×1019～1×1020cm-3，形成基极接触区域；
第九步、光刻发射区域，对该区域进行N型杂质注入，使掺杂浓度为1×1017～5×1017cm-3，形成发射区；
第十步、光刻集电极区域，并利用化学机械抛光(CMP)的方法，去除集电极区域的本征Si层和本征Poly-Si层，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为1×1019～1×1020cm-3，形成集电极接触区域，并对衬底在950～1100℃温度下，退火15～120s，进行杂质激活，形成SiGeHBT器件；
第十一步、在衬底表面热氧化一层厚度为300～500nm的SiO2层，光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为3～5μm的深槽；利用化学汽相淀积(CVD)的方法，在600～800℃，在深槽内填充SiO2，用化学机械抛光(CMP)方法，去除表面多余的氧化层，形成深槽隔离；
第十二步、光刻PMOS器件有源区，在PMOS器件有源区，利用干法刻蚀，刻蚀出深度为3.4～5.8μm的深槽，将中间的氧化层刻透；利用化学汽相淀积(CVD)方法，在600～750℃，在(110)晶面衬底的PMOS器件有源区上选择性外延生长七层材料：第一层是N型Si缓冲层，厚度为1.5～2.5μm，掺杂浓度为1×1015cm-3～5×1015cm-3；第二层是厚度为1.5～2μm的N型SiGe渐变层，底部Ge组分是0％，顶部Ge组分是15～25％，掺杂浓度为1×1015cm-3～5×1015cm-3；第三层是Ge组分为15～25％，厚度为200～400nm的P型SiGe层，掺杂浓度为5×1020cm-3～10×1020cm-3，作为PMOS器件的漏区；第四层是厚度为3～5nmP型应变Si层，掺杂浓度为1×1018cm-～5×1018cm-3，作为第一P型轻掺杂源漏结构(P-LDD)层；第五层是厚度为22～45nm的N型应变Si作为沟道区，掺杂浓度为5×1016～5×1017cm-3；第六层是厚度为3～5nm的P型应变Si层，掺杂浓度为1×1018cm-3～5×1018cm-3，作为第二P型轻掺杂源漏结构(P-LDD)层；第七层是Ge组分为15～25％，厚度为200～400nm的P型SiGe，掺杂浓度为5×1019cm-3～10×1019cm-3，作为PMOS器件的源区；
第十三步、光刻NMOS器件有源区，在NMOS器件有源区，利用干法刻蚀，刻蚀出深度为1.9～2.8μm的深槽，利用化学汽相淀积(CVD)方法，在600～750℃，在(100)晶面衬底的NMOS器件有源区上选择性外延生长四层材料：第一层是厚度为200～400nm的P型Si缓冲层，掺杂浓度为1×1015cm-3～5×1015cm-3；第二层是厚度为1.5～2μm的P型SiGe渐变层，底部Ge组分是0％，顶部Ge组分是15～25％，掺杂浓度为1×1015cm-3～5×1015cm-3，第三层是Ge组分为15～25％，厚度为200～400nm的P型SiGe层，掺杂浓度为1～5×1016cm-3；第四层是厚度为15～20nm的N型应变Si层，掺杂浓度为5×1016～5×1017cm-3作为NMOS器件的沟道；
第十四步、在衬底表面利用化学汽相淀积(CVD)方法，在600～800℃，淀积一层SiO2缓冲层和一层SiN，刻蚀出漏沟槽窗口，利用干法刻蚀工艺，在PMOS器件漏区域刻蚀出深度为0.3～0.7μm漏沟槽；利用化学汽相淀积(CVD)方法，在600～800℃，在衬底表面淀积一层SiO2，形成PMOS器件漏沟槽侧壁隔离；利用干法刻蚀去除平面的SiO2层，只保留PMOS器件漏沟槽侧壁SiO2层；利用化学汽相淀积(CVD)方法，在600～800℃，在衬底表面淀积掺杂浓度为1×1020cm-3～5×1020cm-3的P型Poly-Si，将PMOS器件漏沟槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-SiGe，形成漏连接区；
第十五步、利用干法刻蚀工艺，在PMOS器件栅区域刻蚀出深度为0.5～0.9μm栅沟槽；利用原子层化学汽相淀积(ALCVD)方法，在300～400℃，在衬底表面淀积厚度为6～10nm的高介电常数的HfO2层，作为PMOS器件栅介质层；利用化学汽相淀积(CVD)方法，在600～800℃，在衬底表面淀积掺杂浓度为1×1020cm-3～5×1020cm-3的P型Poly-SiGe，Ge组分为10～30％，将PMOS器件栅沟槽填满，再去除掉PMOS器件栅沟槽表面以外的Poly-SiGe和SiO2层作为栅区，形成PMOS器件；
第十六步、刻蚀出NMOS器件有源区，利用原子层化学汽相淀积(ALCVD)方法，在300～400℃，在衬底表面淀积厚度为6～10nm的高介电常数的HfO2层，作为NMOS器件栅介质层；再淀积一层本征Poly-SiGe，厚度为100～300nm，Ge组分为10～30％，刻蚀NMOS器件栅极；光刻NMOS器件有源区，对NMOS器件进行N型离子注入，形成掺杂浓度为1×1018cm-3～5×1018cm-3的N型轻掺杂源漏结构(N-LDD)；在整个衬底淀积一厚度为3～5nm的SiO2层，干法刻蚀掉这层SiO2，作为NMOS器件栅极侧墙，形成NMOS器件栅极；
第十七步、在NMOS器件有源区进行N型磷离子注入，自对准生成NMOS器件的源区和漏区，使源区和漏区掺杂浓度达到1×1020cm-3～5×1020cm-3；
第十八步、光刻引线窗口，在整个衬底上溅射一层金属钛(Ti)合金，光刻引线，构成导电沟道为22～45nm的双多晶、双应变混合晶面Si基BiCMOS集成器件。
2.根据权利要求1所述的制备方法，其中，PMOS器件沟道长度根据第十二步淀积的N型应变Si层层厚度确定，取22～45nm，NMOS器件沟道长度由光刻工艺控制。
3.根据权利要求1所述的制备方法，其特征在于，该制备方法中所涉及的最高温度根据第四步到第十八步中的化学汽相淀积(CVD)工艺温度决定，最高温度小于等于800℃。
4.根据权利要求1所述的制备方法，其特征在于，基区厚度根据第四步SiGe层厚度来决定，取20～60nm。
5.一种双多晶双应变混合晶面Si基BiCMOS集成电路的制备方法，其特征在于，包括如下步骤：
步骤1，SOI衬底材料制备的实现方法为：
(1a)选取N型掺杂浓度为1×1015cm-3的Si片，晶面为(100)，对其表面进行氧化，氧化层厚度为0.5μm，作为上层基体材料，并在该上层基体材料中注入氢；
(1b)选取N型掺杂浓度为1×1015cm-3的Si片，晶面为(110)，对其表面进行氧化，氧化层厚度为0.5μm，作为下层基体材料；
(1c)采用化学机械抛光(CMP)工艺，分别对下层和注入氢后的上层基体材料表面进行抛光处理；
(1d)将抛光处理后的下层和上层基体材料表面氧化层相对紧贴，置于超高真空环境中在350℃温度下实现键合；
(1e)将键合后的基片温度升高200℃，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留100nm的Si材料，并在该断裂表面进行化学机械抛光(CMP)，形成SOI结构；
步骤2，双极器件有源区制备的实现方法为：
(2a)利用化学汽相淀积(CVD)的方法，在600℃，在上层Si材料上生长一层厚度为2μm的N型外延Si层，作为集电区，该层掺杂浓度为1×1016cm-3；
(2b)利用化学汽相淀积(CVD)的方法，在600℃，在衬底表面淀积一层厚度为200nm的SiO2层；
(2c)利用化学汽相淀积(CVD)的方法，在600℃，在衬底表面淀积一层厚度为100nm的SiN层；
(2d)光刻基区，利用干法刻蚀，刻蚀出深度为200nm的基区区域；
(2e)利用化学汽相淀积(CVD)的方法，在600℃，在衬底上生长一层厚度为20nm的SiGe层，作为基区，该层Ge组分为15％，掺杂浓度为5×1018cm-3；
(2f)利用化学汽相淀积(CVD)的方法，在600℃，在衬底上生长一层厚度10nm的未掺杂的本征Si层；
(2g)利用化学汽相淀积(CVD)的方法，在600℃，在衬底上生长一层厚度200nm的未掺杂的本征Poly-Si层；
步骤3，集电极浅槽隔离制备的实现方法为：
(3a)用湿法刻蚀掉表面的SiO2和SiN层；
(3b)利用化学汽相淀积(CVD)的方法，在600℃，在衬底表面淀积一层厚度为200nm的SiO2层；
(3c)利用化学汽相淀积(CVD)的方法，在600℃，在衬底表面淀积一层厚度为100nm的SiN层；
(3d)光刻集电极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为180nm的浅槽；
(3e)利用化学汽相淀积(CVD)方法，在600℃，在浅槽内填充SiO2，形成集电极浅槽隔离；
步骤4，基极浅槽隔离制备的实现方法为：
(4a)用湿法刻蚀掉表面的SiO2和SiN层；
(4b)利用化学汽相淀积(CVD)的方法，在600℃，在衬底表面淀积一层厚度为200nm的SiO2层；
(4c)利用化学汽相淀积(CVD)的方法，在600℃，在衬底表面淀积一层厚度为100nm的SiN层；
(4d)光刻基极浅槽隔离区域，在浅槽隔离区域干法刻蚀出深度为215nm的浅槽；
(4e)利用化学汽相淀积(CVD)方法，在600℃，在浅槽内填充SiO2，形成基极浅槽隔离；
步骤5，SiGeHBT形成的实现方法为：
(5a)用湿法刻蚀掉表面的SiO2和SiN层；
(5b)利用化学汽相淀积(CVD)的方法，在600℃，在衬底表面淀积一层厚度为300nm的SiO2层；
(5c)光刻基极区域，对该区域进行P型杂质注入，使接触区掺杂浓度为1×1019cm-3，形成基极；
(5d)光刻发射区，对该区域进行N型杂质注入，使掺杂浓度为1×1017cm-3，形成发射区；
(5e)光刻集电极区域，并利用化学机械抛光(CMP)的方法，去除集电极区域的本征Si层和本征Poly-Si层，对该区域进行N型杂质注入，使集电极接触区掺杂浓度为1×1019cm-3，形成集电极；
(5f)对衬底在950℃温度下，退火120s，进行杂质激活，形成SiGeHBT；
步骤6，器件深槽隔离制备的实现方法为：
(6a)利用化学汽相淀积(CVD)的方法，在600℃，在衬底表面淀积一层厚度为200nm的SiO2层；
(6b)利用化学汽相淀积(CVD)的方法，在600℃，在衬底表面淀积一层厚度为100nm的SiN层；
(6c)光刻器件间深槽隔离区域，在深槽隔离区域干法刻蚀出深度为5um的浅槽；
(6d)利用化学汽相淀积(CVD)方法，在600℃，在深槽内填充SiO2，形成器件深槽隔离；
步骤7，PMOS器件有源区制备的实现方法为：
(7a)光刻PMOS器件有源区，在PMOS器件有源区，利用干法刻蚀，刻蚀出深度为3.4μm的深槽，将氧化层刻透；
(7b)利用化学汽相淀积(CVD)的方法，在600℃，在深槽内沿(110)晶面生长一层厚度为1.5μm的N型Si缓冲层，掺杂浓度为1×1015cm-3；
(7c)利用化学汽相淀积(CVD)的方法，在600℃，在Si缓冲层上生长一层厚度为1.5μm的N型Ge组分梯形分布的SiGe，底部Ge组分为0％，顶部为15％，掺杂浓度为1×1015cm-3；
(7d)利用化学汽相淀积(CVD)的方法，在600℃，在Ge组分梯形分布的SiGe层上生长一层厚度为200nm的P型SiGe层，Ge组分为15％，掺杂浓度为5×1019cm-3，作为PMOS器件的漏区；
(7e)利用化学汽相淀积(CVD)的方法，在600℃，在衬底上生长厚度为3nm的P型应变Si层，掺杂浓度为1×1018cm-3，作为第一P型轻掺杂源漏结构(P-LDD)层；
(7f)利用化学汽相淀积(CVD)方法，在600℃，在漏区上生长一层厚度为22nm的N型应变Si层，掺杂浓度为5×1016cm-3，作为PMOS器件的沟道；
(7g)利用化学汽相淀积(CVD)的方法，在600℃，在衬底上生长厚度为3nm的P型应变Si层，掺杂浓度为1×1018cm-3，作为第二P型轻掺杂源漏结构(P-LDD)层；
(7h)利用化学汽相淀积(CVD)方法，在600℃，在应变Si层上生长一层厚度为200nm的P型SiGe层，Ge组分为15％，掺杂浓度为5×1019cm-3，作为PMOS器件的源区；
步骤8，NMOS器件有源区制备的实现方法为：
(8a)光刻NMOS器件有源区，在NMOS器件有源区，利用干法刻蚀，刻蚀出深度为1.9μm的深槽；
(8b)利用化学汽相淀积(CVD)的方法，在600℃，在NMOS器件有源区(100)晶面生长一层厚度为200nm的P型Si缓冲层，掺杂浓度为1×1015cm-3；
(8c)利用化学汽相淀积(CVD)的方法，在600℃，在Si缓冲层上生长一层厚度为1.5μm的P型Ge组分梯形分布的SiGe，底部Ge组分为0％，顶部为15％，掺杂浓度为1×1015cm-3；
(8d)利用化学汽相淀积(CVD)的方法，在600℃，在Ge组分梯形分布的SiGe层上生长一层厚度为200nm的P型SiGe层，Ge组分为15％，掺杂浓度为1×1016cm-3；
(8e)利用化学汽相淀积(CVD)方法，在600℃，再生长一层厚度为15nm的P型应变Si层，掺杂浓度为5×1016cm-3，作为NMOS器件的沟道；
步骤9，PMOS器件漏连接区制备的实现方法为：
(9a)利用化学汽相淀积(CVD)方法，在600℃，在衬底表面连续淀积一层SiO2和一层SiN；
(9b)刻蚀出PMOS器件漏沟槽窗口，利用干法刻蚀工艺，在PMOS器件漏区域刻蚀出深度为0.3μm漏沟槽；
(9c)利用化学汽相淀积(CVD)方法，在600℃，在衬底表面淀积一层SiO2，利用干法刻蚀去除平面的SiO2层，只保留PMOS器件漏沟槽侧壁SiO2层，形成PMOS器件漏沟槽侧壁隔离；
(9d)利用化学汽相淀积(CVD)方法，在600℃，在衬底表面淀积掺杂浓度为1×1020cm-3的P型Poly-Si，将PMOS器件漏沟槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-Si，形成漏连接区；
步骤10，PMOS栅连接区制备的实现方法为：
(10a)利用干法刻蚀工艺，在PMOS器件漏栅区域刻蚀出深度为0.5μm栅沟槽；
(10b)利用原子层化学汽相淀积(ALCVD)方法，在300℃，在衬底表面淀积厚度为6nm的高介电常数的HfO2层，作为PMOS器件栅介质层；
(10c)利用化学汽相淀积(CVD)方法，在600℃，在衬底表面淀积掺杂浓度为1×1020cm-3的P型Poly-SiGe，Ge组分为10％，将PMOS器件栅沟槽填满，再去除掉PMOS器件栅沟槽表面以外的Poly-SiGe和SiO2层作为栅区，形成PMOS器件；
步骤11，NMOS器件制备的实现方法为：
(11a)刻蚀出NMOS器件有源区，利用原子层化学汽相淀积(ALCVD)方法，在300℃，在衬底表面淀积厚度为6nm的高介电常数的HfO2层，作为NMOS器件栅介质层；
(11b)利用化学汽相淀积(CVD)方法，在600℃，在栅介质层上淀积一层Poly-SiGe，厚度为100nm，Ge组分为10％；
(11c)刻蚀Poly-SiGe、HfO2层，形成栅极；
(11d)光刻NMOS器件有源区，对NMOS器件进行N型离子注入，形成掺杂浓度为1×1018cm-3的N型轻掺杂源漏结构(N-LDD)；
(11e)利用化学汽相淀积(CVD)方法，在600℃，在整个衬底上淀积一厚度为3nm的SiO2层，干法刻蚀掉这层SiO2，保留NMOS器件栅极侧墙，形成NMOS器件栅极；
(11f)在NMOS器件有源区进行N型磷离子注入，自对准生成NMOS器件的源区和漏区，使源区和漏区掺杂浓度达到1×1020cm-3，形成NMOS器件；
步骤12，构成BiCMOS集成电路制备的实现方法为：
(12a)光刻引线窗口；
(12b)在整个衬底上溅射一层金属钛(Ti)合金，自对准形成金属硅化物，清洗表面多余的金属，形成金属接触；
(12c)溅射金属，光刻引线，分别形成NMOS器件的源、栅、漏电极和PMOS器件的漏、源、栅电极，双极晶体管发射极、基极、集电极金属引线，最终构成CMOS导电沟道为22nm的双多晶、双应变混合晶面Si基BiCMOS集成器件及电路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210244314.7A CN102738161B (zh) | 2012-07-16 | 2012-07-16 | 一种双多晶双应变混合晶面Si基BiCMOS集成器件及制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210244314.7A CN102738161B (zh) | 2012-07-16 | 2012-07-16 | 一种双多晶双应变混合晶面Si基BiCMOS集成器件及制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102738161A CN102738161A (zh) | 2012-10-17 |
| CN102738161B true CN102738161B (zh) | 2015-12-16 |
Family
ID=46993358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210244314.7A Expired - Fee Related CN102738161B (zh) | 2012-07-16 | 2012-07-16 | 一种双多晶双应变混合晶面Si基BiCMOS集成器件及制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102738161B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102315333B1 (ko) * | 2015-02-04 | 2021-10-19 | 삼성전자주식회사 | 회로 디자인 시스템 및 이를 이용한 반도체 회로 |
| CN108630748B (zh) * | 2018-05-09 | 2020-05-29 | 燕山大学 | 全平面太赫兹复合应变Si/SiGe异质结双极晶体管及制备方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101409292A (zh) * | 2008-11-28 | 2009-04-15 | 西安电子科技大学 | Soi三维cmos集成器件及其制作方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6794237B2 (en) * | 2001-12-27 | 2004-09-21 | Texas Instruments Incorporated | Lateral heterojunction bipolar transistor |
-
2012
- 2012-07-16 CN CN201210244314.7A patent/CN102738161B/zh not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101409292A (zh) * | 2008-11-28 | 2009-04-15 | 西安电子科技大学 | Soi三维cmos集成器件及其制作方法 |
Non-Patent Citations (1)
| Title |
|---|
| 应变BiCMOS器件及应力分布研究;李磊;《中国优秀硕士学位论文全文数据库》;20100131;正文第1-49页、附图4.4，5.3-5.7 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102738161A (zh) | 2012-10-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102738161B (zh) | 一种双多晶双应变混合晶面Si基BiCMOS集成器件及制备方法 | |
| CN102738152B (zh) | 一种双多晶的应变Si BiCMOS集成器件及制备方法 | |
| CN102790052B (zh) | 一种基于SiGe HBT的三应变BiCMOS集成器件及制备方法 | |
| CN102738160B (zh) | 一种基于回型沟道工艺的混合晶面SOI BiCMOS集成器件及制备方法 | |
| CN102723336B (zh) | 一种双多晶SOI应变SiGe回型沟道BiCMOS集成器件及制备方法 | |
| CN102723341B (zh) | 一种混合晶面应变Si垂直沟道BiCMOS集成器件及制备方法 | |
| CN102751292B (zh) | 一种基于三多晶SiGe HBT的混合晶面应变BiCMOS集成器件及制备方法 | |
| CN102723342B (zh) | 一种混合晶面垂直沟道应变BiCMOS集成器件及制备方法 | |
| CN102916015B (zh) | 一种基于SOI SiGe HBT的应变Si BiCMOS集成器件及制备方法 | |
| CN102751282B (zh) | 一种基于晶面选择的应变BiCMOS集成器件及制备方法 | |
| CN102723340B (zh) | 一种SOI BJT双应变平面BiCMOS集成器件及制备方法 | |
| CN102738149B (zh) | 一种基于平面应变SiGe HBT器件的BiCMOS集成器件及制备方法 | |
| CN102738163B (zh) | 一种双多晶SiGe HBT混合晶面BiCMOS集成器件及制备方法 | |
| CN102738177B (zh) | 一种基于SOI衬底的应变Si BiCMOS集成器件及制备方法 | |
| CN102738175B (zh) | 一种基于SOI衬底的BiCMOS集成器件及制备方法 | |
| CN102800680B (zh) | 一种混合晶面垂直沟道Si基BiCMOS集成器件及制备方法 | |
| CN102738153B (zh) | 一种SiGe HBT双应变平面BiCMOS集成器件及制备方法 | |
| CN102751279B (zh) | 一种基于晶面选择的双应变BiCMOS集成器件及制备方法 | |
| CN102820296B (zh) | 一种基于晶面选择的双多晶SOI BiCMOS集成器件及制备方法 | |
| CN102751293B (zh) | 一种SOI三应变平面BiCMOS集成器件及制备方法 | |
| CN102723330B (zh) | 一种应变Si BiCMOS集成器件及制备方法 | |
| CN102820295B (zh) | 一种双应变平面BiCMOS集成器件及制备方法 | |
| CN102751283B (zh) | 一种混合晶面应变Si应变SiGe平面BiCMOS集成器件及制备方法 | |
| CN102738151B (zh) | 一种SiGe HBT器件应变Si BiCMOS集成器件及制备方法 | |
| CN102723335B (zh) | 一种双应变混合晶面SOI BiCMOS集成器件及制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20151216 Termination date: 20200716 |