CN102714206B - Esd保护器件及其制造方法 - Google Patents

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Abstract

一种用于保护相关器件或电路（24）的静电放电（ESD）保护钳位电路（21、21’、70、700），包括双极晶体管（21、21’、70、700），其中面对基极（75）和集电极（86）区域的掺杂被布置为雪崩击穿优选地发生在器件（70、700）的基极区域（74、75）的远离位于上面的电介质-半导体界面（791）的一部分（84、85）内。由于例如半导体管芯或晶片上的晶体管（21、21’、70、700）的不同方位角朝向而产生的作为基极-集电极间距尺寸D的函数的ESD触发电压Vt1的最大变化（ΔVt1）MAX被极大地减小。提高了触发电压的一致性和制造产量。

Description

ESD保护器件及其制造方法
技术领域
本发明的实施例一般地涉及半导体器件和用于制造半导体器件的方法，并且更特别地，涉及用于集成电路和其它电路中的静电放电(ESD)保护的半导体器件以及电子组件。
背景技术
现代集成电路(IC)和电子组件以及其中的器件存在由于静电放电(ESD)事件而损坏的风险。这是本领域公知的。因此，跨这些器件、IC和电子电路或组件的端子提供EDS钳位电路(电压限制器件)是常见的。如此处使用的，术语集成电路和缩写IC意指任意类型的电路或电子组件，不论是形成在单片衬底内的，还是作为单独元件或其组合形成的。
发明内容
根据本发明的一个方面，提供一种电子组件，包括：第一外部端子和第二外部端子；耦连在所述第一外部端子和所述第二外部端子之间的核心电路；耦连在所述第一外部端子和所述第二外部端子之间的双极晶体管静电放电(ESD)钳位电路，其中所述双极晶体管静电放电(ESD)钳位电路包括：电耦连到所述第一外部端子的第一掺杂密度的发射极区域、电耦连到所述第二外部端子的第二掺杂密度的集电极区域、位于所述发射极区域和所述集电极区域之间的第三掺杂密度的基极区域、以及位于所述基极区域和所述集电极区域之间的第四掺杂密度的另一个区域，其中至少所述另一个区域延伸到位于上面的电介质-半导体界面；并且其中所述基极区域与所述另一个区域具有第一掺杂剂边界，并且所述集电极区域与所述另一个区域具有第二掺杂剂边界，并且其中所述第一掺杂剂边界和所述第二掺杂剂边界中的至少一个在所述电介质-半导体界面下的距离Y＞0处具有最大掺杂剂密度。
根据本发明的另一方面，提供一种用于形成双极晶体管静电放电(ESD)钳位电路的方法，包括：提供半导体衬底，所述半导体衬底具有延伸到第一表面的第一导电类型或第二导电类型以及分别具有第一掺杂剂密度和第二掺杂剂密度的第一区域；形成第三导电类型和第三掺杂密度的第一阱区域，其从所述第一表面延伸到所述第一区域中，并且具有第一横向边界；形成与所述第三导电类型相反的第四导电类型并且具有第四掺杂密度的第二阱区域，其延伸到所述第一阱区域中，并且具有第二横向边界，所述第二横向边界与所述第一横向边界跨越具有第五掺杂剂密度的所述第一区域的中间部分间隔开最小距离D；形成至少覆盖所述中间部分的电介质-半导体界面，并且其中：(i)所述最小距离D位于所述电介质-半导体界面下的距离Y＞0处，或者(ii)所述第三掺杂密度和所述第四掺杂密度在所述电介质-半导体界面下的距离Y＞0处超出所述第五掺杂密度至少5倍，或(iii)(i)和(ii)两者。
根据本发明的又一方面，提供一种双极晶体管静电放电(ESD)钳位电路，其被形成在具有第一表面的衬底中，并且耦连到第一端子和第二端子，所述双极晶体管静电放电(ESD)钳位电路包括：耦连到所述第一端子的发射极、耦连到所述第二端子的集电极、位于所述发射极和所述集电极之间的基极以及耦连在所述基极和所述集电极之间并且比所述基极和所述集电极更轻掺杂的中间半导体部分，其中至少所述中间半导体部分在所述第一表面处或所述第一表面附近延伸到电介质-半导体界面，并且其中所述中间半导体部分与所述基极具有第一界面，并且与延伸离开所述电介质-半导体界面的所述集电极具有第二界面，并且其中所述第一界面和所述第二界面在所述电介质-半导体界面之下的距离Y＞0处具有最小间隔距离D。
附图说明
下面将结合下列附图描述本发明，其中类似的参考号指示类似的元件，并且其中：
图1是一种电路或电子组件的简化示意图，其中静电放电(ESD)钳位电路被设置在输入输出(I/O)端子和地或IC的公共端子之间，以便保护IC内的其它器件，即，保护耦连到I/O端子的“电路核心”；
图2是示出了图1的ESD钳位电路的内部组件的简化示意图；
图3是典型ESD保护器件的电流对电压的简化图示；
图4示出了根据本发明的实施例、实现在半导体衬底内并且适合于在图1-2的电路内使用的ESD钳位晶体管的简化横截面视图；
图5示出了类似于图4但是根据提供双向ESD钳位功能的本发明的另一个实施例的实现在半导体衬底内的双极ESD钳位电路的简化横截面视图；
图6是根据横向基极-集电极间隔尺寸D(以微米为单位)，管芯上的四种不同方位角朝向中的ESD钳位晶体管的最高触发电压Vt1和相同四个方位角朝向中的最低触发电压Vt1之间的差(ΔVt1)MAX(以伏为单位)的简化图示；
图7-17是根据本发明的其它实施例并且示出了附加细节的图4所示类型的ESD钳位晶体管在制造的各个阶段期间的简化横截面图；以及
图18是被放大很多并且示出了进一步细节的图4和18的ESD晶体管内的围绕雪崩击穿区的区域的简化示意横截面表示。
具体实施方式
下列详细描述本质上仅仅是示例性的，并且不希望限制本发明或本发明的应用和使用。另外，不希望受在前面的技术领域、背景技术或下面的具体描述中给出的任意明确或暗示的理论的约束。
为了说明的简化和清楚起见，附图示出了构造的一般方式，并且可能省略了公知特征和技术的描述和细节，以便避免不必要地使得本发明难以理解。另外，附图中的元件不一定是按比例绘制的。例如，图中的某些元件或区域的尺寸可能相对于其它元件或区域被夸大，以便帮助改进对本发明的实施例的理解。
说明书和权利要求书中的术语“第一”、“第二”、“第三”、“第四”等(如果有的话)可用于区分类似的元件，并且不必然用于描述特定的顺序或时间顺序。应当理解，这样使用的术语在适当场合下是可以互换的，使得此处描述的本发明的实施例，例如，能够以不同于此处示出或以其它方式描述的顺序不同的顺序操作。另外，术语“包括”、“包含”、“具有”和它们的变体旨在覆盖非排它性的包括，从而包括一系列元素的处理、方法和物品或装置不必然局限于这些元素，而可以包括未明确列出的或这些处理、方法和物品或装置所固有的其它元素。此处使用的术语“耦连”定义为以电气或非电气方式直接或间接连接。此处使用的术语“大体”和“大体上”意味着足以在实际方式中实现所描述的目的，并且微小的不理想性(如果有的话)对于所描述的目的而言也不明显。
此处使用的术语“半导体”旨在包括任意半导体，不论是单晶、多晶还是非晶的，并且包括Type IV半导体、非Type IV半导体、化合物半导体以及有机和无机半导体。另外，术语“衬底”和“半导体衬底”旨在包括单晶衬底、多晶衬底、非晶衬底、薄膜结构、分层结构，例如但不限于，绝缘体上半导体(SOI)结构、以及它们的组合。术语“半导体”被缩写为“SC”。为了解释方便并且不希望作为限制，此处针对硅半导体描述半导体器件和制造方法，但是本领域技术人员将理解，还可以使用其它半导体材料。另外，各种器件类型和/或掺杂SC区可被标识为N型或P型，但是这仅是为了描述方便，而不希望作为限制，并且这种标识可被以更一般的描述“第一传导类型”或“第二相反传导类型”代替，其中第一类型可以是N型或P型，并且第二型是P型或N型。
图1是电路20的简化示意图，其中ESD钳位电路21被设置在例如输入输出(I/O)端子22和IC的地或公共端子23之间，以便保护其中的其它器件，即，保护也耦连到I/O和公共端子22、23的“电路核心”24。本领域技术人员将理解，ESD钳位电路21可跨IC的任意端子设置，并且此处对I/O端子的引用旨在包括任意和所有其它端子，而不仅是用于输入或输出信号的端子。另外，图1的方框21中示出的齐纳二极管符号仅是为了方便标识ESD块21的电压限制功能，并且不希望暗示此处必然存在齐纳二极管。对于用于ESD保护的结构或元件，术语器件、钳位电路和晶体管可互换地使用。
图2是示出了ESD钳位电路21的内部组件的简化示意图，ESD钳位电路21采用双极晶体管25，其具有发射极26、集电极27、基极28和跨I/O端子22、23耦接的内部电阻29。当跨端子22、23的电压上升超过预定限制时，双极晶体管25导通，根据希望将跨端子22、23的电压限制到低于会损坏电路核心24的级别。
图3示出了示出了典型的静电放电(ESD)保护器件(例如，图2的器件21)的传输线脉冲电流(I)对电压(V)的简化图示30。随着所施加的电压增加，非常小的电流流动，直到在电压Vt1处达到触发电压31。一旦被触发操作，ESD器件导通，并且电流增加到具有电流Ih和电压Vh的保持点32。取决于电压源的内部阻抗，电流和电压可以进一步增加到在电流It2和电压Vt2处的点33，超过该点则可能发生破坏性故障，导致伴随着电压下降的进一步电流增加。
静电放电(ESD)保护器件旨在在具有正常操作电压Vo的相关半导体(SC)器件或非SC器件或集成电路(IC)(即，受保护元件或电路核心24)的正常操作过程中保持静止，但是当出现过大电压时导通，从而防止对受保护元件的损坏。ESD器件的触发电压Vt1应当超过受保护元件的最大正常DC操作电压Vo(MAX)，否则ESD器件将干扰受保护元件的正常操作。另外，Vt1应当小于例如大到足以损坏受保护元件的电压VTR(通常为瞬态电压)，下面被称为受保护元件击穿电压，缩写为VTR(PEBD)。因此，ESD器件应当被设计为使得Vo(MAX)＜Vt1＜VTR(PEBD)。在SC管芯或晶片上提供若干ESD钳位电路21，从而使得IC或电子组件的各种端子全部都可被保护是常见的。这几个ESD钳位电路的Vt1值相类似或在窄的预定范围内通常是重要的。
当图2的双极晶体管25被用于ESD钳位电路21时，触发电压Vt1受晶体管25的基极-集电极间距的严重影响。不幸的是，通常的情况是即使使用标称相同的掩模形状和尺寸在相同时间在相同SC晶片或管芯上制造几个钳位晶体管25，例如取决于晶片或管芯上的晶体管25的方位角朝向，SC晶片和/或管芯的不同部分内的基极-集电极间距可能存在明显变化。这导致依赖于例如标称相同的钳位器件在IC晶片或管芯上的相对方位角朝向，标称相同的钳位器件的Vt1在相同IC的不同区域中可能不同。这种Vt1变化(下面称为ΔVt1)会不利地影响整体制造产量，并且是不希望的。过去，已经使用了各种工艺修改以便最小化ΔVt1，但是这些修改通常伴随着制造成本的不希望的增加或其它困难。
因此，急需提供改进的EDS钳位电路，这些EDS钳位电路以更一致的触发电压Vt1操作，而与它们在特定IC管芯或晶片上的位置或朝向无关，即，最小化ΔVt1。另外，希望能够获得改进的ESD钳位电路，而无需对用于形成ESD钳位电路和IC的相关电路核心的制造工艺进行重大修改。另外，结合附图和本发明的背景技术，根据本发明的后续详细描述和所附权利要求将明了本发明的其它所希望的特征和特性。
图4示出了根据本发明的实施例实现在半导体衬底内的ESD钳位晶体管70的简化横截面图。晶体管70被形成在衬底72内(例如，P)，衬底72内具有埋层区域73(例如，N型，缩写为NBL73)。从NBL73延伸到上表面71的区域74覆盖在NBL73之上。根据可用的特定工艺和在相同时刻制造的所希望的器件，区域74可以是N型或P型。因此，区域74在各个图中被标识为“N/P”，指示可以使用任意传导类型。在优选实施例中，使用P型。与下层半导体具有界面791的浅沟槽电介质隔离(STI)区域79、阱区761和762(例如，N型，总体指示为76，阱区762中具有接触区域80(例如，N+))、以及具有横向界面或边界751的阱区75(例如，P型)在区域74内。另一个N区域86被设置为与N阱区域762电接触，横向界面或边界861面向P阱区域75的界面751并且与其间隔距离D。掺杂接触区域77(例如，P+)被提供在P阱区域75内，以便与P阱区域75形成欧姆接触。P阱区域75内的掺杂区域78(例如，N+)作为晶体管70的发射极。P阱区域75作为晶体管70的基极。具有N+接触区域80的N阱区域86、762作为晶体管70的集电极。区域74的中间部分85位于间隔距离D的界面或边界751、861之间。如随后解释的，与相邻区域75和86相比，区域74的中间部分85被更轻地掺杂。随着施加在晶体管70的端子22、23之间的电压接近雪崩状态，更轻掺杂的中间部分85(不论是N型还是P型)变为自由载流子大体耗尽，并且有效地定义基极-集电极间距。因此，为了方便解释，不论部分85是N型还是P型，跨边界751、861之间的中间部分85的距离D在此处被称为基极-集电极间距。电介质层81被适宜地提供在表面(例如，界面)71上，其中的开口延伸到基极接触区域77、发射极区域78和集电极接触区域80。导体82形成到集电极接触区域80的欧姆接触，并且导体83形成到基极接触区域77和发射极区域78的欧姆接触，将区域77和78连接在一起。晶体管70的导体82被适宜地耦连到ESD钳位电路21的端子22(见图2)和电路20(见图1)，并且晶体管70的导体83被适宜地耦连到ESD钳位电路21的端子23和电路20。
与位于被以距离D隔开的边界或界面751、861之间的区域74的中间部分85相比，P阱基极区域75和集电极区域86一般被更重地掺杂，例如，有效地更重地掺杂至少大约5倍，更适宜地更重地掺杂至少大约10倍，并且优选地在比区域74的中间部分85更重地掺杂大约50-400倍的范围内。结合图7-18更详细地讨论各个区域的相对掺杂。
当足够大的电压被施加在端子22、23之间时，基极区域75、85的中间部分85变为自由载流子耗尽，并且距离D表示基极-集电极间距。当施加的电压增加到Vt1时，在P阱75的边界或界面751和另一个N区域86的边界或界面861之间的中间部分85的区域84内在距离D上发生雪崩击穿。因此，晶体管70中发生雪崩击穿的电压Vt1取决于集电极N区域86的界面或边界861和P阱区域75的界面或边界751之间的间距尺寸D，并且可以使用界面或边界751、861之间的间距尺寸D调整Vt1；间距尺寸D越大，Vt1越高，并且间距尺寸D越小，Vt1越小。已经发现通过调整P阱基极区域75和另一个N区域86的掺杂轮廓(例如，界面或边界751、861的形状和/或掺杂浓度)，雪崩击穿区域84可被限制为出现在STI区域79的半导体-电介质界面791之下指定深度Y＞0处，并且可以大大减小触发电压Vt1对间距尺寸D的不受控制的变化ΔD的敏感性ΔVt1。这被结合图6和图7-18更详细地讨论。
图5示出了类似于图4的单极(单向)ESD钳位电路70，但是根据本发明的另一个实施例、实现在半导体衬底72(例如，P)内的双极(双向)ESD钳位电路700的简化横截面图。作为图1的ESD钳位电路21′，可以提供双极ESD钳位电路700。ESD钳位电路700包括结合图4描述类型的ESD晶体管70(例如，在图5的左部)，ESD晶体管70与和图4的ESD晶体管70类型相同但是在中心平面701内横向镜像或反射的ESD晶体管70R(例如，在图5的右部)组合。对图4的ESD晶体管70的各个区域的讨论适用于图5。关于图5左部的ESD晶体管70使用相同的参考标号，并且关于图5右部的晶体管70R使用通过添加“R”修改的类似参考标号，以便指示与晶体管70中的等同区域相比，它们在平面701内横向反射或镜像。因此，图5的ESD晶体管70(类似于图4的ESD晶体管70)具有带有边界或界面751的P阱区域75、N阱区域761、761(总体指示为76)、P+区域77、N+区域78、N/P区域74的中间部分85内的雪崩区域84、具有边界或界面861的又一N区域86、具有界面791的STI区域79、电介质层81、导电基极-发射极接触导体83以及界面751、861之间的基极-集电极间距尺寸D。接触导体83被适宜地耦连到GND或公共端子23(见图1)。按照晶体管70内的对应区域的镜像配置，ESD晶体管70R具有等同区域75R、751R、761R、762R、76R、77R、78R、84R、85R、74R、86R、861R、79R、81R、83R和界面751R、861R之间的基极-集电极间距尺寸DR。衬底72和NBL73是公共的。晶体管70的N阱集电极区域762和晶体管70R的N阱集电极区域762R在中心平面701附近合并。基极-发射极接触导体83R耦连到图1的I/O端子22。由于集电极区域762和762R被合并，在图5的器件700的布置中不需要图4的器件70的导体82，但是在其它实施例中可以包括该导体。出于相同原因，图4的器件70的N+集电极接触区域80(和80R)也被适宜地省略，但是可被包括在其它实施例中。背对背ESD钳位晶体管70、70R提供图1的电路20的双极(双向)ESD钳位电路21′。如果正电压相对于端子23施加到端子I/O端子22，晶体管70R正向偏置，而晶体管70反向偏置，并且间距尺寸D大体确定触发电压Vt1。当负电压被相对于端子23施加到端子I/O端子22时，晶体管70正向偏置，而晶体管70R反向偏置，并且间距尺寸DR大体确定触发电压Vt1R。根据D和DR大体相同还是不同，正向和反向触发电压Vt1和VT1R可以大体相同或不同。可以使用任意布置。关于图4所示类型的单极(单向)ESD钳位电路21，进行可以如何减小由于间距尺寸D的不可避免的变化而产生的Vt1变化的以下讨论，但是将基于此处的描述，本领域技术人员将理解如何将这些改进也应用于图5的双极(双向)ESD钳位电路21′。结合图4对深度Y的讨论也适用于图5的类似深度Y、YR。
图6示出了根据横向基极-集电极间隔尺寸D(以微米为单位)，管芯上的四种不同方位角朝向中ESD钳位晶体管的最高触发电压Vt1和相同四个方位角朝向中的最低触发电压Vt1之间的差(ΔVt1)MAX(以伏特为单位)的简化图示64。每条轨迹线65、66、67、68对应于不同的工艺状态，导致雪崩区域84的不同深度Y。图示64的轨迹线65、66对应于图4的雪崩击穿区域84的深度Y相对浅，并且从而靠近位于上面的STI区域79的界面791的实施例。图示64的轨迹线67、68对应于雪崩击穿区域84的深度Y被调整为确保雪崩击穿区域84位于STI区域79的界面791之下的半导体区域74的中间部分85的主体内的实施例。结合示出了制造晶体管70的处理的图7-17，并且结合示出了界面791之下的区域74的中间部分85内的掺杂区域75、86的界面或边界751、861的进一步细节的图18，更详细地讨论与边界或界面751、861相关联的掺杂轮廓，与边界或界面751、861相关联的掺杂轮廓被设置为确保雪崩击穿区域84被限制为适当地位于主体区域74内，并且不靠近位于上面的STI区域79的界面791。
图7-17是根据本发明的其它实施例并且示出了附加细节的图4的ESD钳位电路70在制造的各个阶段108-118期间的简化横截面图，并且示出了所获得的结构208-218。通过描述优选实施例并且不作为限制，掺杂水平和/或掺杂剂量包括在图8-18的讨论中。离子注入是掺杂器件70内的各个区域的优选方法，但是不旨在作为限制，并且还可以使用本领域公知的其它掺杂方法。光致抗蚀剂是用于离子注入掺杂的合适掩模材料，并且除非另外特别说明，在下文中假定使用光致抗蚀剂，但是不希望作为限制。本领域技术人员将理解，根据所希望使用的掺杂剂和掺杂方法，还可以使用本领域公知的其它类型的掩模层或材料。类似地，作为例子而不是限制，针对硅半导体示出制造处理。本领域技术人员将理解，可以根据所希望的特定器件特性做出对半导体材料、掺杂剂、掺杂方法、掺杂水平和/或剂量以及器件70(和器件700)中的各个区域的尺寸的选择的实质修改，并且作为例子而不是限制在此处给出。还参考图4识别在此处描述其形成的各个区域。
现在参考图7的制造阶段108，提供了初始半导体衬底72i(例如，P)，其中下部721优选地被以大约5E18cm-3进行硼掺杂，并且具有上表面724的上部(例如，EPI-1)722优选地被以大约2E15cm-3进行硼掺杂。上部722优选地通过外延沉积形成，并且被称为EPI-1。EPI-1层722的厚度723适宜地在大约7到8微米的范围内，但是还可以使用更大或更小的厚度。在其它实施例中，可以用其它方式形成初始SC衬底72i。可以使用任意布置。得到结构208。
现在参考图8的制造阶段109，具有封闭部分901和开放部分902的掩模90被应用到结构208的表面724上。通过开放部分902提供注入A，以便形成衬底72i内的NBL区域73。对于硅SC，锑是NBL层73的合适掺杂剂。大约1E19cm-3的峰值掺杂密度和表面724之下大约1到2微米范围内的厚度731是优选的，但是还可以使用其它掺杂剂、浓度和深度。得到结构209。现在参考图9的制造阶段110，掩模90被去除，并且优选地在具有NBL73的衬底72i上在表面724上形成大约3到4微米的厚度741的第二外延层740(“EPI-2”)。如前面说明的，EPI-2层740可以是N或P掺杂的，并且被适宜地以大约2E15cm-3的掺杂密度生长，但是也可以使用更大或更小的掺杂水平和厚度。在优选实施例中，使用硼以提供P型掺杂，但是还可以使用其它掺杂剂。EPI-2层740具有上表面71，并且提供器件70的N/P区域74。在指示的位置使用本领域公知的手段适宜地提供大体从表面71延伸到P型下部721的大体以电介质填充的深沟槽隔离(DTI)区域792。DTI区域792提供在DTI区域792之间的EPI-2区域740内后续形成的ESD晶体管70和在相同衬底上横向地位于DTI区域792之外的其它器件或元件之间的横向电隔离。得到结构210，此后将其称为衬底72。本领域技术人员将理解，还可以用其它方式和其它顺序形成结构210中示出的衬底72。作为例子而不是作为限制，可以在此处示出的任意阶段之前或之后，在制造处理的其它阶段形成DTI区域792。
现在参考图10的制造阶段111，在衬底72的EPI-2层740的表面71上施加具有封闭部分911和开口912、913的掩模91。通过开口912、913提供N型注入B以便形成N阱区域926、具有边界927-1的N阱区域927。磷和砷是用于这些N阱区域的合适掺杂剂。在表面71处或附近，在大约1E18cm-3范围内峰值砷浓度是优选的。位于表面71之下大约0.5微米的大约1-2E17cm-3的峰值磷浓度，并且具有EPI-2层740的厚度741的大约25％到75％的总深度928是优选的，但是也可以使用其它掺杂剂和掺杂密度和深度。得到结构211。现在参考图11的制造阶段112。使用本领域公知的手段，在结构211的表面71中所指示的位置处，按照希望形成具有下部电介质-半导体界面791和深度792的常规浅沟槽电介质隔离(STI)区域79。深度792通常在大约0.05到2微米的范围内，更适宜地大约0.2到0.5微米，并且优选地大约0.36微米，但是也可以使用更厚和更薄的STI区域。在STI形成之后，该表面被适宜地平面化，以便重新暴露SC衬底72的表面71。得到结构212。虽然希望STI区域79，但在其它实施例中，它们可被省略，并且界面791可被认为是与任意位于上面的表面电介质的界面。
现在参考图12的制造阶段113，掩模92被施加在具有封闭部分921和开口922的表面71上。通过掩模92的开口922提供例如硼的P型链式注入C，以便在指示的位置形成P阱75，其横向边界或界面751面向N阱区域927的边界927-1。如随后解释的，图10-13的界面或边界927-1对应于图4和14-18的界面或边界861。P阱75优选地具有从表面71起EPI-2厚度741的大约30％到70％的深度752。峰值掺杂剂浓度通常在大约1E17cm-3到1E18cm-3的范围内，优选地为大约4E17cm-3到8E17cm-3，通常在表面71之下大约0.5到0.9微米的深度处，但是也可以使用更大和更小的深度和掺杂剂密度以及其它掺杂剂。换言之，P阱75的界面或边界751处的峰值掺杂浓度通常位于深度Y＞0微米处，适宜地在大约深度Y＞0.1微米处，更希望地在大约深度Y≥0.2微米处，并且优选地在界面791(例如，STI区域79的)的界面791之下大约深度Y≥0.3微米处。在STI区域79被省略和/或被表面电介质(例如，图4或18的电介质81)代替的实施例中，界面791应当被解释为指示这种表面电介质或钝化层与包括宽度D的中间部分85的下层半导体之间的界面。
在下面的表I和II中示出了用于注入B和C的优选链式注入的细节。如上面解释的并且结合表I和II以及图18的讨论，注入B和C的组合导致掺杂轮廓或边界751、861，它们使得雪崩区域84在界面791之下的距离Y处位于区域74(见图4)的中间部分85的主体内。虽然表I和II内标识的链式注入是优选的，但是也可以使用其它掺杂剂、浓度和深度，只要所得掺杂轮廓如上所述将雪崩区域84有效地定位在深度Y处即可。已经发现这种布置显著地减小了基极-集电极间距尺寸D的方位角朝向敏感性，并且因此大大减小了触发电压Vt1的方位角变化。得到结构213。
现在参考图13的制造阶段114，掩模92被去除，并且被具有封闭部分931和开口932、933的掩模93替代。通过开口932、933提供N型注入D以便形成与晶体管70相关联的N阱区域936、937。在优选实施例中，掩模93的开口932大体与掩模91的开口912一致，但是在其它实施例中可以不同。同样，在优选实施例中，掩模93的开口933较窄并且位于掩模91的开口913内，但是在其它实施例中可以具有其它宽度。掩模93具有开口932、933和注入D的目的是延伸制造阶段111的N阱区域926、927以便形成与NBL73实现欧姆电接触的N阱区域936、937。表面71之下第一深度处大约5E17cm-3到2E18cm-3范围内的第一峰值浓度有益地在大约0.3到1微米范围内，并且优选地大约0.75微米，并且在表面71之下大约1.5到2微米的范围内，并且优选地大约1.8微米的第二深度处，第二峰值浓度有益地在大约4E17cm-3到1E18cm-3范围内，并且总深度如上面所述足以将N阱区域936、937耦连到NBL73。然而，在其它实施例中，也可以使用其它掺杂剂和掺杂密度和深度。得到结构214。N阱区域936、937对应于图4的器件70的N阱761、762(总体指示为76)，并且此后也被如此标识。具有在图12中形成的横向边界或界面927-1的N阱927的横向延伸超出在图13中形成的N阱937的部分对应于具有横向边界861的图4的另一个N区域86，并且此后也被如此标识。制造阶段113、114可以以任意顺序执行，并且可被在制造阶段111、112之前或之后执行。
现在参考图14的制造阶段115，掩模层93被去除，并且“硅化物阻挡”层94被施加在表面71上，并且被构图以便在希望防止形成导体(稍后沉积)的硅化物和半导体表面71的暴露部分之间的反应的位置提供硅化物阻挡区域941，并且在硅化物阻挡区域941之间在希望用于后续沉积导体的位置处具有开口942，以便形成确保到SC表面71的下层部分的良好欧姆接触的硅化物。在优选实施例中，硅化物阻挡层94优选地包括覆盖表面71的大约10-20纳米厚的第一层氧化硅，其后是覆盖第一层的大约40-80纳米厚的第二层氮化硅，但是在其它实施例中也可以使用其它材料和厚度。得到结构215。虽然希望提供硅化物阻挡区域941，但是它们在其它实施例中可被省略。因此，在后续图15-17中，以虚线指示硅化物阻挡区域941，并且在图4中将其忽略，由于它们被结合于在制造阶段118中施加的表面电介质层81内。
现在参考图15的制造阶段116，掩模95被施加在表面71和硅化物阻挡区域941上。掩模95具有封闭部分951和开口952、953，开口952、953对应于将被使用注入E形成的(例如，N+)掺杂欧姆接触区域的所希望位置。通过开口952、953提供N型注入E，其中通过开口952形成N+掺杂欧姆发射极区域78，并且通过开口953形成N+掺杂欧姆集电极接触区域80。选择注入E的掺杂剂、能量和剂量，以便提供相对浅的重掺杂N+区域，例如，采用砷掺杂剂，采用大约1E20cm-3或更大的峰值浓度，以及大约0.3微米的深度，但是也可以使用其它掺杂剂、浓度和深度。得到结构216。
现在参考图16的制造阶段117，去除掩模95并且施加掩模96，掩模96具有封闭部分961和对应于将使用注入F形成的(例如，P+)掺杂欧姆接触区域77的所希望位置的开口962。提供P型注入F，其中通过开口962形成P+掺杂欧姆接触区域77。选择注入F的掺杂剂、能量和剂量，以便提供相对浅的重掺杂P+区域，例如，采用硼掺杂剂，利用大约1E20cm-3或更大的峰值浓度，以及大约0.2微米的深度，但是也可以使用其它掺杂剂、浓度和深度。得到结构217。
现在参考图17的制造阶段118，去除掩模96，施加电介质层81，并且将其构图成暴露掺杂接触区域77、78、80的希望形成欧姆电接触的部分，在其中施加导体82、83，并且耦连到端子23、22，这些全部使用本领域公知的方法。得到结构218。ESD钳位电路70大体完成了。虽然制造阶段108-118示出了如何形成图4的单极(单向)钳位晶体管70，但是本领域技术人员基于此处的描述将理解，可以用大体相同的方式，使用与结合图8-18所述的制造阶段大体相同的制造阶段，通过适当修改的掩模开口以便与钳位晶体管70同时在相对附近区域形成如图5所示互连的钳位晶体管70R，来制造图5的双极(双向)钳位电路700。
图18是被放大并且示出了进一步细节的图4的ESD晶体管70内的围绕雪崩击穿区84的区域90的简化示意横截面表示。以任意单位表示纵坐标(深度)和横坐标(横向距离)，这是由于图18的目的并不是旨在形成具体器件的横截面图，而是在概念上示出此处描述的结构和方法如何提供掺杂区域75、85和86，所述掺杂区域75、85和86具有以导致位于电介质-半导体界面791之下的距离Y处的雪崩区域84的最小有效距离D′间隔开的(类似于距离D)有效边界751′、861′(类似于边界751、861)。图18的有效边界751′、861′和有效距离D′与图4-5和14-17的几何边界751、861和距离D的不同之处在于：有效边界751′、861′和有效距离D′考虑了区域75、85和86的相对掺杂水平的影响，如下面所解释的。轨迹线91示出了在雪崩区域84附近区域的P阱75的有效边界或界面751′的近似轮廓线，并且轨迹线92示出了以最小有效距离D′分隔开的在雪崩区域84附近区域的另一个N区域86的有效边界或界面861′的近似轮廓线。雪崩区域84出现在大***于有效边界751′、861′之间的更轻掺杂区域85内，一般地，有效边界751′、861′具有最小有效间隔距离D′。对于给定的施加电压，当D′较小时，导致雪崩状态的电场较大。当相邻区域75、86之一或两者的相对掺杂比基极-集电极间隔区域85或两者的掺杂大很多时，D′较小。与此等同，如果区域75和86的相对掺杂与区域85接近，耗尽区延伸到相邻区域75和86内，并且有效距离D′(和Vt1)增加，并且相反地，随着相邻区域75和86与基极-集电极间隔区域85的掺杂比例增加，有效距离D′(和Vt1)减小。仿真指示当区域75和86的有效掺杂轮廓或边界751′、861′在这种深度提供以最小有效距离D′间隔开的近似对峙的峰值掺杂剂浓度，或至少一个峰值掺杂物浓度面对更均匀的或另一个掺杂浓度时，在所述实施例中的雪崩区域84出现在界面791之下距离Y处。
下面的表I和II指示产生图18所示的满意结构并且提供图6的轨迹线67、68的注入掺杂条件。同样在表I示出的次满意掺杂条件提供次优结构，产生图6的轨迹线65、66。一起参考图6和表I，应当注意具有高注入能量(并且因此更深的峰值掺杂剂浓度)的注入条件提供图18所示的满意的有效边界或界面轮廓751′、861′，并且产生表现出(ΔVt1)MAX的很小值的图6的轨迹线67和68。相反，使用较低注入能量和较浅掺杂区域的其它结构和制造方法产生具有大得多的(ΔVt1)MAX值的图6的轨迹线65、66。
表I：导致图6的轨迹线65-68的注入B条件
表I具有6列和6行。行1标识列1-6。列1标识列2-6中给出的数据所对应的图6中的轨迹线。行2标识列2-6中的每一个，注入掺杂剂(砷或磷31)和注入这种掺杂剂的能量。列2-6中的行3-6标识每平方厘米离子的剂量，以及离子束相对于表面法线的角度。例如，在第3行的第3列中，条目3.8E147°指示以在第3列第2行中指出的能量相对于表面法线以7度施加3.8E14cm-2剂量的在第3列第2行中指出的掺杂剂离子。
用于形成P阱75的注入条件对于表I中的所有测试是相同的。如表II中标识的，针对注入C使用链式注入。仅有表II的注入1和2与实现雪崩区域84的所希望深度Y＞0的讨论有关，这是因为其它所使用的低能量和因此提供的掺杂剂大体保持在电解质-半导体界面791之上的STI区域79中。在其它实施例中，可以忽略这些低能量注入。
表II：导致图6的轨迹线65-68的注入C条件
结合图6可以从表I和II中了解很多。例如，很明显，使用较低注入能量并且因此获得较浅注入，产生在间距尺寸D的有效范围上具有较大(ΔVt1)MAX值的图6的轨迹线65、66。如图6的轨迹线66所示，在相同的相对低的能量下将注入角度减小到0(例如，表I的第3行)使得情况更糟，其中(ΔVt1)MAX较大。另外，增加低能量剂量(表I的第6行、第2列)不会给出与在类似注入条件下但是以较小的低能量剂量所获得的结果(例如，对应于第5行针对图6的轨迹线67的条件获得的最满意的结果)同样好的结果。应当理解，通过将图4-5的结构和以下掺杂条件组合，可以获得减小的(ΔVt1)MAX值，所述掺杂条件提供通常在电介质-半导体界面791之下位于深度Y＞0处，适宜地在大约深度Y≥0.1微米处，更希望地在大约Y≥0.2微米处，并且优选地在大约Y≥0.3微米处的最小有效间隔距离D’(以及由此所对应的雪崩区域84)。这在本领域中非常有利。
根据第一实施例，提供了一种电子组件(20)，其包括：第一(23)和第二(22)外部端子、耦连在第一(23)和第二(22)外部端子之间的核心电路(24)、耦连在第一(23)和第二(22)外部端子之间的双极晶体管静电放电(ESD)钳位电路(21、21’、70、700)，其中所述双极晶体管静电放电(ESD)钳位电路(21、21’、70、700)包括：电耦连到第一端子(23)的第一掺杂密度的发射极区域(78)、电耦连到第二端子(22)的第二掺杂密度的集电极区域(86)、位于发射极区域和集电极区域之间的第三掺杂密度的基极区域(75)、以及位于基极区域(75)和集电极区域(86)之间的第四掺杂密度的另一个区域(85)，其中至少所述另一个区域(85)延伸成覆盖电介质-半导体界面(791)，并且其中基极区域(75)与所述另一个区域(85)和集电极区域(86)具有第一掺杂剂边界(751)，与所述另一个区域(85)具有第二掺杂剂边界(861)，并且其中第一(751)和第二(861)掺杂剂边界中的至少一个(751或861)在电介质-半导体界面(791)之下距离Y＞0处具有最大掺杂剂浓度。根据另一个实施例，Y≥0.1微米。根据又一个实施例，第一(751)和第二(861)掺杂剂边界分别在电介质-半导体界面(791)之下的距离Y1和Y2处具有最大掺杂剂浓度，并且其中Y1＞0，Y2＞0。根据又一个实施例，基极区域(75)和集电极区域(86)比所述另一个区域(85)更重地掺杂。根据又一个实施例，基极区域(75)的峰值掺杂剂浓度和集电极区域(86)的峰值掺杂剂浓度超过所述另一个区域(85)的平均掺杂剂浓度至少5倍。根据又一个实施例，基极区域(75)的峰值掺杂剂浓度和集电极区域(86)的峰值掺杂剂浓度超过所述另一个区域(85)的平均掺杂剂浓度至少10倍。根据又一个实施例，发射极区域(78)和基极接触区域(77)被大体短接在一起。根据另一个实施例，第一(751)和第二(861)掺杂剂边界通过所述另一个区域(85)被以最小距离D间隔开，并且其中最小距离D出现在电介质-半导体界面(791)之下深度Y＞0处。根据又一个实施例，双极晶体管静电放电(ESD)钳位电路(21、21’、70、700)被调整为具有大体以D确定的雪崩触发电压Vt1。
根据第二实施例，提供了一种用于形成双极晶体管静电放电(ESD)钳位电路(21、21’、70、700)的方法，包括：提供半导体衬底(72)，其具有延伸到第一表面(71)的第一导电类型或第二导电类型以及分别第一和第二掺杂剂密度的第一区域(74)；形成第三导电类型和第三掺杂密度的第一阱区域(762、86)，其从第一表面(71)延伸到第一区域(74)中，并且具有第一横向边界(927-1、861)；形成与第三导电类型相反的第四导电类型的并且具有第四掺杂密度的第二阱区域(75)，其延伸到第一阱区域中，并且其第二横向边界(751)与第一横向边界(927-1、861)跨越具有第五掺杂剂密度的第一区域(74)的中间部分(85)间隔开最小距离D；形成至少覆盖中间部分(85)的电介质-半导体界面(791)，并且其中：(i)最小距离D位于电介质-半导体界面(791)下距离Y＞0处，或(ii)第三和第四掺杂密度在电介质-半导体界面(791)下距离Y＞0处至少超出第五掺杂密度5倍，或(iii)(i)和(ii)两者。根据又一个实施例，Y≥0.1微米。根据又一个实施例，Y≥0.2微米。根据又一个实施例，第三和第四掺杂密度在电介质-半导体界面(791)下距离Y＞0处超出第五掺杂密度至少10倍。根据又一个实施例，提供半导体衬底(72)的步骤包括提供这样的半导体衬底，其具有延伸到第一表面(71)的第一或第二导电类型的第一(74)和第二(74R)横向布置区域，并且其中形成第一阱区域(762、86)的步骤包括形成第三导电类型和第三掺杂密度的、在第一(74)和第二(74R)横向布置区域之间从第一表面(71)延伸的第一阱区域(762、86；762R、86R)，使得第一阱区域(762、86；762R、86R)具有第一(74)区域内的第一横向边界(861)以及第二(74R)区域内的第二横向边界(861R)，并且其中形成第二阱区域的步骤包括形成与第三导电类型相反的第四导电类型的具有第四掺杂密度并且分别延伸到第一(74)和第二(74R)区域中的第一和第二间隔开的第二阱区域(75、75R)，其中第二阱区域中的第一个(75)具有第三横向边界(751)，所述第三横向边界(751)与第一横向边界(861)跨越具有第五掺杂剂密度的第一区域(74)的第一中间部分(85)间隔开距离D，并且第二阱区域中的第二个(75R)具有第四横向边界(751R)，所述第四横向边界(751R)与第二横向边界(861R)跨越具有第五掺杂剂密度的第一区域(74R)的第二中间部分(85R)间隔开距离DR，并且其中形成电介质-半导体界面(791)的步骤包括形成覆盖第一中间部分(85)的电介质-半导体界面(791)和形成覆盖第二中间部分(85R)的电介质-半导体界面(791R)；并且其中距离D和DR分别以深度YD＞0和YDR＞0位于电介质-半导体界面(791，791R)之下。根据另一个实施例，D和DR大体相等。根据又一个实施例，该方法还包括提供在第一(75)和第二(75R)间隔开的第二阱区域内的第三导电类型的第一(78)和第二(78R)接触区域，以及第四导电类型的第三(77)和第四(77R)接触区域，其中第一(78)和第三(77)接触区域耦连在一起，并且耦连到双极晶体管静电放电(ESD)钳位电路(21、21’、70、700)的第一端子(23)，并且第二(78R)和第四(77R)接触区域耦连在一起，并且耦连到双极晶体管静电放电(ESD)钳位电路(21’、700)的第二端子(22)。
根据第三实施例，提供了一种双极晶体管静电放电(ESD)钳位电路(21、21’、70、700)，其被形成在具有第一表面(71)的衬底(72)内，并且耦连到第一(23)和第二(22)端子，并且包括：耦连到第一端子(23)的发射极(78)、耦连到第二端子(22)的集电极(86、762)、位于发射极(78)和集电极(86、762)之间的基极(75)以及耦连在基极(75)和集电极(86、762)之间并且比基极(75)和集电极(86、762)更轻掺杂的中间半导体部分(85)，其中至少中间半导体部分(85)在第一表面(71)处或附近延伸到电介质-半导体界面(791)，并且其中中间半导体部分(85)与基极(75)具有第一界面(751)，并且与延伸离开电介质-半导体界面(791)的集电极(86、762)具有第二界面(861)，并且其中第一和第二界面(751、861)在电介质-半导体界面(791)之下位于距离Y＞0处具有最小间隔距离D。根据另一个实施例，Y≥0.1微米。根据又一个实施例，该钳位电路还包括在基极(75)之下并且欧姆耦接到集电极(86、762)的埋层区域。根据又一个实施例，中间半导体部分(85)比基极(75)和集电极(86、762)更轻地掺杂至少5倍。
虽然已经在本发明前面的详细描述中给出了至少一个示例实施例和制造方法，但是应当理解，存在大量变型。还应当理解示例实施例仅仅是例子，并且不意图以任何方式限制本发明的范围、应用或配置。相反，前面的详细描述给本领域技术人员提供了用于实现本发明的示例实施例的方便路线图，应当理解，可以对示例实施例中描述的元件的功能和布置做出许多改动，而不脱离在所附权利要求和其法律等同物中给出的本发明的范围。

Claims (20)

1.一种电子组件，包括：
第一外部端子和第二外部端子；
耦连在所述第一外部端子和所述第二外部端子之间的核心电路；
耦连在所述第一外部端子和所述第二外部端子之间的双极晶体管静电放电(ESD)钳位电路，其中所述双极晶体管静电放电(ESD)钳位电路包括：
电耦连到所述第一外部端子的第一掺杂密度的发射极区域、电耦连到所述第二外部端子的第二掺杂密度的集电极区域、位于所述发射极区域和所述集电极区域之间的第三掺杂密度的基极区域、以及位于所述基极区域和所述集电极区域之间的第四掺杂密度的另一个区域，其中至少所述另一个区域延伸到位于上面的电介质-半导体界面；并且其中
所述基极区域与所述另一个区域具有第一掺杂剂边界，并且所述集电极区域与所述另一个区域具有第二掺杂剂边界，并且其中所述第一掺杂剂边界和所述第二掺杂剂边界中的至少一个在所述电介质-半导体界面下的距离Y＞0处具有最大掺杂剂密度。
2.如权利要求1所述的组件，其中Y≥0.1微米。
3.如权利要求1所述的组件，其中所述第一掺杂剂边界和所述第二掺杂剂边界分别在所述电介质-半导体界面下的距离Y1和Y2处具有最大掺杂剂浓度，并且其中Y1＞0且Y2＞0。
4.如权利要求1所述的组件，其中所述基极区域和所述集电极区域比所述另一个区域更重地掺杂。
5.如权利要求4所述的组件，其中所述基极区域的峰值掺杂剂浓度和所述集电极区域的峰值掺杂剂浓度超过所述另一个区域的平均掺杂剂浓度至少5倍。
6.如权利要求5所述的组件，其中所述基极区域的峰值掺杂剂浓度和所述集电极区域的峰值掺杂剂浓度超过所述另一个区域的平均掺杂剂浓度至少10倍。
7.如权利要求1所述的组件，其中所述发射极区域和基极接触区域被短接在一起。
8.如权利要求1所述的组件，其中所述第一掺杂剂边界和所述第二掺杂剂边界通过所述另一个区域以最小距离D间隔开，并且其中所述最小距离D出现在所述电介质-半导体界面之下的深度Y＞0处。
9.如权利要求8所述的组件，其中所述双极晶体管静电放电(ESD)钳位电路被调整为具有大体上由D确定的雪崩触发电压Vt1。
10.一种用于形成双极晶体管静电放电(ESD)钳位电路的方法，包括：
提供半导体衬底，所述半导体衬底具有延伸到第一表面的第一导电类型或第二导电类型以及分别具有第一掺杂剂密度和第二掺杂剂密度的第一横向布置区域；
形成第三导电类型和第三掺杂密度的第一阱区域，其从所述第一表面延伸到所述第一横向布置区域中，并且具有第一横向边界；
形成与所述第三导电类型相反的第四导电类型并且具有第四掺杂密度的第二阱区域，其延伸到所述第一阱区域中，并且具有第二横向边界，所述第二横向边界与所述第一横向边界跨越具有第五掺杂剂密度的所述第一横向布置区域的中间部分间隔开最小距离D；
形成至少覆盖所述中间部分的电介质-半导体界面，并且其中：
(i)所述最小距离D位于所述电介质-半导体界面下的距离Y＞0处，或者(ii)所述第三掺杂密度和所述第四掺杂密度在所述电介质-半导体界面下的距离Y＞0处超出所述第五掺杂密度至少5倍，或(iii)(i)和(ii)两者。
11.如权利要求10所述的方法，其中Y≥0.1微米。
12.如权利要求11所述的方法，其中Y≥0.2微米。
13.如权利要求10所述的方法，其中所述第三掺杂密度和所述第四掺杂密度在所述电介质-半导体界面下的距离Y处超出所述第五掺杂密度至少10倍。
14.如权利要求10所述的方法，其中提供半导体衬底的步骤包括提供这样的半导体衬底，其具有延伸到第一表面的第一导电类型或第二导电类型的第一横向布置区域和第二横向布置区域，并且其中
形成第一阱区域的步骤包括形成第三导电类型和第三掺杂密度的、在所述第一横向布置区域和所述第二横向布置区域之间从所述第一表面延伸的第一阱区域，使得所述第一阱区域具有在所述第一横向布置区域中的第一横向边界以及在所述第二横向布置区域中的第二横向边界，并且其中
形成第二阱区域的步骤包括形成与所述第三导电类型相反的第四导电类型的、具有第四掺杂密度的第一和第二间隔开的第二阱区域，所述第一和第二间隔开的第二阱区域分别延伸到第一横向布置区域和第二横向布置区域中，其中所述第二阱区域中的第一个具有第三横向边界，所述第三横向边界与所述第一横向边界跨越具有所述第五掺杂剂密度的第一横向布置区域的第一中间部分间隔开距离D，并且所述第二阱区域中的第二个具有第四横向边界，所述第四横向边界与所述第二横向边界跨越具有所述第五掺杂剂密度的第一横向布置区域的第二中间部分间隔开距离DR，并且其中
形成电介质-半导体界面的步骤包括形成覆盖所述第一中间部分的电介质-半导体界面和形成覆盖所述第二中间部分的电介质-半导体界面；并且其中
距离D和DR分别以深度YD＞0和YDR＞0位于所述电介质-半导体界面之下。
15.如权利要求14所述的方法，其中D和DR相等。
16.如权利要求14所述的方法，还包括在所述第一和第二间隔开的第二阱区域中提供所述第三导电类型的第一接触区域和第二接触区域，以及所述第四导电类型的第三接触区域和第四接触区域，其中所述第一接触区域和所述第三接触区域耦连在一起，并且耦连到所述双极晶体管静电放电(ESD)钳位电路的第一端子，并且所述第二接触区域和所述第四接触区域耦连在一起，并且耦连到所述双极晶体管静电放电(ESD)钳位电路的第二端子。
17.一种双极晶体管静电放电(ESD)钳位电路，其被形成在具有第一表面的衬底中，并且耦连到第一端子和第二端子，所述双极晶体管静电放电(ESD)钳位电路包括：
耦连到所述第一端子的发射极、耦连到所述第二端子的集电极、位于所述发射极和所述集电极之间的基极以及耦连在所述基极和所述集电极之间并且比所述基极和所述集电极更轻掺杂的中间半导体部分，
其中至少所述中间半导体部分在所述第一表面处或所述第一表面附近延伸到电介质-半导体界面，并且
其中所述中间半导体部分与所述基极具有第一界面，并且与延伸离开所述电介质-半导体界面的所述集电极具有第二界面，并且其中所述第一界面和所述第二界面在所述电介质-半导体界面之下的距离Y＞0处具有最小间隔距离D。
18.如权利要求17所述的ESD钳位电路，其中Y≥0.1微米。
19.如权利要求17所述的ESD钳位电路，还包括在所述基极之下并且欧姆耦接到所述集电极的埋层区域。
20.如权利要求17所述的ESD钳位电路，其中所述中间半导体部分比所述基极和所述集电极更轻地掺杂至少5倍。
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