CN102682856B - 存储器件及其测试方法 - Google Patents

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Abstract

本发明提供一种存储器件，包括：第一存储体、第二存储体、多个接口焊盘和数据输出单元，数据输出单元被配置成经由所述多个接口焊盘之中的至少一个接口焊盘输出第一存储体的压缩数据，且随后经由所述一个接口焊盘输出第二存储体的压缩数据。

Description

存储器件及其测试方法
相关申请的交叉引用
本申请要求2011年3月9日提交的韩国专利申请No.10-2011-0020930的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种存储器件，且更具体而言，涉及一种存储器件及其测试方法。
背景技术
随着存储器件同存储器件制造技术的进步一起变得更加高度集成，可能要用昂贵的测试设备长时间地测试制造出的存储器件。
测试方法之中的压缩测试或并行测试用于减少测试存储器件所花费的时间。在下文中描述压缩测试。
以高速测试数千个单元与以高可靠性测试这些单元同样重要。尤其地，不仅用于开发存储器件所花费的时间直接影响产品的生产成本，而且用于测试存储器件所花费的时间也直接影响产品的生产成本。因此，期望减少测试时间。
一般而言，当对存储器件的存储芯片的每个单元进行测试以确定存储芯片是否具有故障时，生产成本高，且用于测试存储器件所需的时间长。
本文中，利用压缩测试模式来减少用于测试存储器件所花费的时间。根据压缩测试方法，将相同的数据写入多个单元中，然后在读取数据时，使用异或逻辑门(即，XOR逻辑门)。当从所述多个单元读取到相同的数据时，可以返回“1”，由此判定存储器件已通过压缩测试。否则，如果从单元中的任一个读取到不同的数据，可以返回“0”，由此判定存储器件未通过压缩测试。
这样的并行测试需要一次激活许多存储体且执行数据读取/写入操作。根据现有的测试技术，从数个存储体输出的数据经过上述压缩程序，且经由与存储体相对应的各个接口焊盘输出。然后测试设备响应于从接口焊盘输出的数据而对存储器件作出通过/未通过决定。
举例而言，当假设一个芯片包括8个存储体(bank)且通过从8个存储体输出数据来执行压缩测试时，经由8个接口焊盘输出数据。如果测试设备包括64个接口焊盘，则测试设备一次也只能测试8个芯片。
简言之，测试设备的接口焊盘的数目一般等于一个芯片中所包括的存储体的数目，或等于一个芯片中的用于一次测试所激活的存储体的数目。由于不可能一次对许多芯片全部进行测试，因此可能花费长时间来执行现有的压缩测试。
发明内容
本发明的示例性实施例涉及一种在执行压缩测试时通过减少一个芯片中的输出数据的接口焊盘的数目而一次对许多芯片全部进行测试的存储器件。
根据本发明的一个示例性实施例，一种存储器件包括：第一存储体、第二存储体、多个接口焊盘以及数据输出单元，所述数据输出单元被配置成经由多个接口焊盘之中的至少一个接口焊盘输出所述第一存储体的压缩数据，且随后经由所述一个接口焊盘输出所述第二存储体的压缩数据。
所述数据输出单元可以包括：选择信息发生器，所述选择信息发生器被配置成响应于读取命令而产生选择信息；以及线选择器，所述线选择器被配置成响应于所述选择信息而从多个全局线之中选择全局线组，且将加载到所述选中的全局线组上的压缩数据传送至所述一个接口焊盘。
所述选择信息发生器可以包括：初步信息发生电路，所述初步信息发生电路被配置成响应于所述读取命令而产生初步选择信息；以及信息发生电路，所述信息发生电路被配置成基于所述初步选择信息而产生所述选择信息。
根据本发明的另一个示例性实施例，一种存储器件包括：多个存储体组，每个存储体组包括至少一个存储体；多个接口焊盘；以及数据输出单元，所述数据输出单元被配置成在压缩测试操作期间一次将所述多个存储体组之中的一个存储体组的压缩数据输出至所述多个接口焊盘之中的至少一个接口焊盘，其中所述多个存储体组之中的不同的存储体组的压缩数据被顺序地输出。
所述数据输出单元包括：选择信息发生器，所述选择信息发生器被配置成响应于读取命令而产生选择信息；以及线选择器，所述线选择器被配置成响应于所述选择信息而从多个全局线之中选择全局线组，且将加载到所述选中的全局线组上的压缩数据传送至所述至少一个接口焊盘。
根据本发明的又一个示例性实施例，一种用于测试存储器件的方法包括以下步骤：施加读取命令；响应于所述读取命令而从第一存储体读取数据和从第二存储体读取数据；将从所述第一存储体读取的数据和从所述第二存储体读取的数据压缩以由此产生压缩数据；响应于所述读取命令而将所述第一存储体的压缩数据输出至多个接口焊盘之中的至少一个接口焊盘；第二次施加所述读取命令；以及响应于所述读取命令的第二次激活而将所述第二存储体的压缩数据输出至所述至少一个接口焊盘。
根据本发明的再一个示例性实施例，一种用于测试存储器件的方法包括以下步骤：施加读取命令；响应于所述读取命令而从多个存储体读取数据；将从所述多个存储体读取的数据压缩；响应于所述读取命令而将所述多个存储体之中的至少一个存储体的压缩数据输出至多个接口焊盘之中的至少一个接口焊盘；第二次施加所述读取命令；以及响应于所述读取命令的第二次激活而将所述多个存储体之中的至少一个其它的存储体的压缩数据输出至所述多个接口焊盘之中的所述至少一个接口焊盘。
根据本发明的又一个示例性实施例，一种存储***包括：存储体控制器，所述存储体控制器被配置成接收存储体地址和测试信号，且响应于所述存储体地址和测试信号而传送读取命令；多个存储体，所述多个存储体被配置成接收所述读取命令且输出正常数据；多个压缩电路，所述多个压缩电路被配置成在所述测试信号被使能时接收正常数据且产生压缩数据；多个全局线，所述多个全局线被配置成传送正常数据或压缩数据；多个接口焊盘，其中，所述多个接口焊盘之中的选中的接口焊盘耦接至测试设备；以及数据输出单元，所述数据输出单元被配置成接收加载到所述多个全局线上的数据，经由所述选中的接口焊盘输出所述多个存储体之中的至少一个存储体的压缩数据，且随后经由所述选中的接口焊盘输出所述多个存储体之中的至少一个其它的存储体的压缩数据。
附图说明
图1是说明根据本发明的一个示例性实施例的存储器件的框图。
图2是说明图1中所示的数据输出单元130的框图。
图3示出图2所示的线选择器220的结构。
图4是用于说明数据输出单元130的操作的时序图。
图5是说明根据本发明的另一个示例性实施例的存储器件的框图。
图6是说明图5所示的数据输出单元350的框图。
图7示出图6中所示的线选择器420的结构。
图8是用于说明数据输出单元350的操作的时序图。
图9是说明根据本发明的另一个示例性实施例的数据输出单元350的一部分的框图。
具体实施方式
下面将参考附图更详细地描述本发明的示例性实施例。然而，本发明可以不同形式实施且不应解释为限于本文中提出的实施例。更确切而言，提供这些实施例以使得本发明清楚且完整，且向本领域技术人员充分传达本发明的范围。在本发明中，相同的附图标记表示本发明的各个附图和实施例中的相同部分。
图1是说明根据本发明的一个示例性实施例的存储器件的框图。
参见图1，存储器件包括第一存储体110、第二存储体120、多个接口焊盘101和102、以及数据输出单元130。数据输出单元130经由多个接口焊盘101和102之中的一个接口焊盘来输出第一存储体110的压缩数据，然后经由多个接口焊盘101和102之中的另一个接口焊盘来输出第二存储体120的压缩数据。
在图1的所述示例性实施例中，示出在正常模式下从第一存储体110和第二存储体120中的每个读取16比特的数据以及在测试模式下读取8比特的数据的情况。更具体而言，响应于读取命令RDCMD而从第一存储体110和第二存储体120中的每个读取16比特的数据。另外，为每个存储体提供压缩电路C0和C1，压缩电路C0和C1将16比特的数据压缩为8比特的压缩数据。因此，此压缩方案可被称作2:1压缩。在图1中，“X16”表示读取数据的数目，即16个比特；而“X8”表示压缩数据的数目，即8个比特。
当存储器件执行下文中被称为正常操作的一般数据输出操作时，在下文中将从第一存储体110和第二存储体120读取且经由多个接口焊盘101和102输出至存储器件外部的数据称作正常数据。正常数据经由全局线GIO<0:15>从第一存储体110或第二存储体120输出至数据输出单元130，而不经过压缩电路C0和C1。此外，当存储器件利用压缩数据执行在下文中被称作压缩测试操作的测试操作时，将从第一存储体110和第二存储体120读取且由压缩电路C0和C1压缩的数据称作“压缩数据”。
下面，参见图1描述存储器件的操作。
当存储器件执行正常操作时，测试信号PT被禁止，当存储器件执行“压缩测试操作”时，测试信号PT被使能。本文中，分开描述存储器件执行正常操作的情况和存储器件执行压缩测试操作的情况。
(1)当存储器件执行正常操作时
当测试信号PT被禁止时，存储体控制器103响应于读取命令RDCMD来控制存储器件以从存储体地址BANK ADD所指定的一个存储体读取数据。换言之，由存储体地址BANK ADD指定的一个存储体被激活。例如，如果存储体地址BANK ADD对应于第一存储体110，则从第一存储体110而非从第二存储体120读取数据。参见图1，当施加读取命令RDCMD时，从存储体地址BANK ADD所指定的一个存储体读取16比特的数据。
从一个存储体读取的16比特的正常数据不经过压缩电路C0和C1，而是加载到多个全局线GIO<0:15>上。这里，16比特的正常数据分别加载到十六个全局线GIO<0:15>上。全局线GIO<0:15>的数据传送至数据输出单元130，且在经由接口焊盘101和102输出至存储器件外部之前在数据输出单元130中经历并行到串行的转换。
下面描述存储器件的示例性正常操作。
在第一个示例性的正常操作中，当施加读取命令RDCMD而测试信号PT被禁止、且存储体地址BANK ADD指定第一存储体110时，第一存储体110被激活且从第一存储体110读取16比特的数据。16比特的数据分别加载到全局线GIO<0:15>上。
加载到全局线GIO<0:7>上的正常数据和加载到全局线GIO<8:15>上的正常数据经历并行到串行转换。接着，加载到全局线GIO<0:7>上的正常数据可以经由接口焊盘101顺序地输出至存储器件的外部，加载到全局线GIO<8:15>上的正常数据可以经由接口焊盘102顺序地输出至存储器件的外部。替代地，可以经由接口焊盘101和102中的一个顺序地输出正常数据的全部16个比特。
在第二个示例性的正常操作中，当施加读取命令RDCMD而测试信号PT被禁止、且存储体地址BANK ADD指定第二存储体120时，第二存储体120被激活且从第二存储体120读取16比特的数据。从第二存储体120读取的16比特的数据分别加载到全局线GIO<0:15>上。随后，从第二存储体120读取的16比特的正常数据经历与从第一存储体110读取的16比特的正常数据相同的过程(即，并行到串行转换)，且经由接口焊盘101和102中的一个或更多个输出至存储器件的外部。
由于本发明涉及存储器件在压缩测试操作期间的操作，且由于在正常操作期间输出数据的过程对本领域技术人员而言是熟知的，因此本文中不再提供对正常操作的进一步描述。
(2)当存储器件执行压缩测试操作时
当测试信号PT被使能时，存储体控制器103响应于读取命令RDCMD来控制存储器件以从第一存储体110和第二存储体120读取数据，而不管存储体地址BANK ADD如何。换言之，第一存储体110及第二存储体120都被激活。因此，参见图1，当施加读取命令RDCMD时，从第一存储体110和第二存储体120两者读取总计32比特的数据。也就是说，响应于读取命令RDCMD的第一次激活而从第一存储体110和第二存储体120中的每个读取16比特的数据。
在压缩电路C0中将从第一存储体110读取的16比特的数据压缩为8比特的压缩数据。同时，在压缩电路C1中将从第二存储体120读取的16比特的数据压缩为8比特的压缩数据。简言之，产生16比特的压缩数据。
第一存储体110的8比特的压缩数据分别加载到全局线GIO<0:7>上。此外，第二存储体120的8比特的压缩数据分别加载到全局线GIO<8:15>上。接着，加载到全局线GIO<0:15>上的16比特的数据被传送至数据输出单元130。总之，响应于读取命令RDCMD的第一次激活而经由全局线GIO<0:15>一次将第一存储体110的压缩数据和第二存储体120的压缩数据全部传送。
数据输出单元130经由接口焊盘101和102中的一个将第一存储体110的压缩数据传送至存储器件的外部。例如，数据输出单元130可以响应于读取命令RDCMD的第一次激活而经由多个接口焊盘101和102之中的第一接口焊盘101来传送加载到第零至第七全局线GIO<0:7>上的第一存储体110的压缩数据。随后，响应于读取命令RDCMD的第二次激活而经由用于输出第一存储体110的压缩数据的同一接口焊盘来将第二存储体120的压缩数据输出至存储器件的外部。例如，数据输出单元130可以响应于读取命令RDCMD的第二次激活而经由第一接口焊盘101来传送加载到第八至第十五全局线GIO<8:15>上的第二存储体120的压缩数据。简言之，经由相同的接口焊盘(例如，第一接口焊盘101)但以不同的输出定时来输出第一存储体110的压缩数据和第二存储体120的压缩数据。
为此，数据输出单元130响应于读取命令RDCMD的第一次激活而将加载到第零至第七全局线GIO<0:7>上的第一存储体110的压缩数据传送至接口焊盘101，且响应于读取命令RDCMD的第二次激活而将加载到第八至第十五全局线GIO<8:15>上的第二存储体120的压缩数据传送至接口焊盘101。
尽管上文的说明描述的是仅使用第一接口焊盘101来输出压缩数据的情况，但输出压缩数据的接口焊盘的数目可以根据存储器件是如何设计的而改变。换言之，根据本发明的存储器件不一定仅经由一个接口焊盘输出压缩数据，而是可以经由多个接口焊盘之中的接口焊盘的子集来输出压缩数据。
根据现有技术，包括两个存储体的存储器件在压缩测试操作期间使用两个接口焊盘。例如，在已知的存储器件中，全局线GIO<0:7>对应于接口焊盘101，全局线GIO<8:15>对应于接口焊盘102。因此，当利用包括8个接口焊盘的测试设备对已知存储器件执行压缩测试时，每次测试时间仅可以测试这些已知存储器件中的4个。
另一方面，根据图1的存储器件，可以利用一个接口焊盘101顺序地输出第一存储体110的压缩数据和第二存储体120的压缩数据。这是因为，对于各存储体而言，压缩数据传送至接口焊盘101的时刻是分开的，且存储器件可以被设计为将加载到全局线GIO<0:15>上的压缩数据传送至目标接口焊盘101。因此，使用一个接口焊盘101来测试一个存储器件。因此，可以利用具有8个接口焊盘的同一测试设备来同时测试根据本发明的8个存储器件。简言之，本发明的技术的优势在于，与现有技术相比它可以同时测试更多的存储器件。
一般而言，将多个存储器件与测试设备连接/断开连接要花费长的时间。因而，因为测试设备能够一次测试更多的存储器件，因而可以减少连接/断开连接的时间，这样可使总测试时间减少。
图2是说明图1中所示的数据输出单元130的框图。
参见图2，数据输出单元130包括选择信息发生器211和线选择器220。选择信息发生器211响应于读取命令RDCMD而产生选择信息INF。线选择器220响应于选择信息INF而从多个全局线GIO<0:15>之中选择全局线的子集，且将加载到选中的全局线上的压缩数据传送至特定的接口焊盘。例如，如图2所示，线选择器220选择第零至第七全局线GIO<0:7>或第八至第十五全局线，且将加载到选中的全局线上的压缩数据传送至第一接口焊盘101。此外，数据输出单元130包括管道锁存器(pipe latch)P0和P1，管道锁存器P0和P1用于将经由对应的线(例如，第零至第七全局线GIO<0:7>)并行传送的数据转换为串行数据，且将串行数据传送至接口焊盘101和102。
图3示出图2所示的线选择器220的结构。如图3所示，线选择器220可以包括多个线选择器单元。每个线选择器单元可以被配置成响应于选择信息INF和测试信号PT而从多个全局线GIO<0:15>之中的全局线中选择一个，且将加载到选中的全局线上的压缩数据传送至与对应的接口焊盘相耦接的输出线。例如，如图3所示，线选择器单元可基于选择信息INF和测试信号PT来选择第零全局线GIO<0>或第八全局线GIO<8>，且将加载到选中的全局线上的压缩数据传送至与第一接口焊盘101相耦接的输出线OUT<0>。
图4是用于说明数据输出单元130的操作的时序图。图4示出在读取命令RDCMD的第一次激活之后当选择信息INF处于第一逻辑电平(例如，逻辑低电平)时，可以经由第一接口焊盘101顺序地输出从第一存储体110读取且加载到第零至第七全局线GIO<0:7>上的8比特的压缩数据。另外，图4还示出在读取命令RDCMD的第二次激活之后当选择信息INF处于第二逻辑电平(例如，逻辑高电平)时，可以经由第一接口焊盘101顺序地输出从第二存储体120读取且加载到第八至第十五全局线GIO<8:15>上的8比特的压缩数据。
下面参照图2至图4进一步描述数据输出单元130的操作。
在压缩测试操作期间使用选择信息发生器211。每当施加读取命令RDCMD时，选择信息发生器211产生或更新选择信息INF。选择信息INF是当线选择器220选择要使用的全局线时所使用的信号。每当施加读取命令RDCMD时，选择信息INF的值改变。
如图4中所示，在压缩测试操作期间，第一次施加读取命令RDCMD时的选择信息INF与第二次施加读取命令RDCMD时的选择信息INF具有不同的值。例如，当施加第一次读取命令RDCMD时，选择信息INF可以表示逻辑值“0”，当施加第二次读取命令RDCMD时，选择信息INF可以表示逻辑值“1”。
为此，每当施加读取命令RDCMD时，选择信息发生器211改变选择信息INF的逻辑值。选择信息发生器211可以包括接收读取命令RDCMD作为输入且输出选择信息INF的T触发器。
图2中所示的选择信息发生器210仅仅是一个实例。此外，由于在图2中选择信息INF必须具有两个不同的值，因此选择信息INF可以是表示一个比特的单个数字信号。另外，也可将复位信号RST输入至选择信息发生器211。复位信号RST是用于将选择信息INF初始化为特定的逻辑电平——例如，表示“1”的逻辑高电平——的信号。
线选择器220在压缩测试操作期间将基于选择信息INF从多个全局线GIO<0:15>之中选中的全局线的压缩数据传送至多个输出线OUT<0:7>。加载到输出线OUT<0:7>上的数据在管道锁存器P0中经历并行到串行转换，且经由第一接口焊盘101输出至存储器件的外部。
在上述实例中，当选择信息INF表示逻辑值“0”时，即当第一次施加读取命令RDCMD时，加载在全局线GIO<0:7>上的数据即第一存储体110的压缩数据被传送至输出线OUT<0:7>。当选择信息INF表示逻辑值“1”时，即当第二次施加读取命令RDCMD时，加载在全局线GIO<8:15>上的数据即第二存储体120的压缩数据被传送至输出线OUT<0:7>。
当测试信号PT被禁止时，在正常操作期间线选择器220将加载在全局线GIO<0:7>上的数据即正常数据传送至输出线OUT<0:7>，而不管选择信息INF如何。因此，在正常操作期间，加载在全局线GIO<0:7>上的数据经由管道锁存器P0从第一接口焊盘101输出，且加载在全局线GIO<8:15>上的数据经由管道锁存器P1从第二接口焊盘102输出。
每个信号的逻辑值和传送关系可以根据存储器件是如何设计的而有所不同。数据输出单元130的功能是每当施加读取命令RDCMD时选择不同的全局线，并且将加载在选中的全局线上的压缩数据传送至多个接口焊盘101和102之中的一个接口焊盘。本文中，第一接口焊盘101是用于输出全部的压缩数据的焊盘，因此第一接口焊盘101与测试设备连接。
图5是说明根据本发明的另一个示例性实施例的存储器件的框图。图5中所示的存储器件利用与图1中所示的存储器件相同的原理。
参见图5，存储器件包括多个存储体310至340、多个压缩电路C0至C3、多个接口焊盘301至304、以及数据输出单元350。数据输出单元350被配置成在压缩测试操作期间经由多个接口焊盘301至304之中的至少一个接口焊盘顺序地输出多个存储体310至340中的每个存储体的压缩数据。
图5示出响应于读取命令RDCMD而从存储体310至340中的每个读取16比特的数据(在图5中，X16表示读取16比特的数据)的情况。如图5所示，将压缩电路C0至C3分别提供给存储体310至340中的每个。压缩电路C0至C3将16比特的数据压缩为4比特的压缩数据(在图5中，X4表示产生4比特的压缩数据)。因此，此压缩方案可以被称为4:1压缩。
当存储器件执行正常操作时，将从存储体310至340读取且经由多个接口焊盘301至304输出至存储器件外部的数据称为正常数据。正常数据从存储体310至340经由全局线GLO<0:15>输出至数据输出单元350，而不经过压缩电路C0至C3。此外，当存储器件利用压缩数据执行被称为压缩测试操作的测试操作时，将从存储体310至340读取且在压缩电路C0至C3中压缩的数据称为“压缩数据”。
下面，参见图5描述存储器件的操作。
当存储器件执行正常操作时，测试信号PT被禁止。当存储器件执行压缩测试操作时，测试信号PT被使能。在下文中，分开描述存储器件执行正常操作的情况和存储器件执行压缩测试操作的情况。
(1)当存储器件执行正常操作时
当测试信号PT被禁止时，存储体控制器305响应于读取命令RDCMD来控制存储器件以从存储体地址BANK ADD所指定的一个存储体读取数据。换言之，根据存储体地址BANKADD来激活第一存储体310至第四存储体340之中的一个存储体。参见图5，当施加读取命令RDCMD时，从存储体地址BANK ADD所指定的存储体读取16比特的数据。
从所述一个存储体输出的16比特的正常数据不经过压缩电路C0至C3，而是被加载到多个全局线GIO<0:15>上。这里，16比特的正常数据分别加载到16个全局线GIO<0:15>上。全局线GIO<0:15>的数据被传送至数据输出单元350，且在经由接口焊盘301至304输出至存储器件的外部之前在数据输出单元350中经历并行到串行的转换。
下面描述根据图5的示例性实施例的存储器件的正常操作。
在第一个示例性的正常操作中，当施加读取命令RDCMD而测试信号PT被禁止，且存储体地址BANK ADD指定第一存储体310时，第一存储体310被激活且从第一存储体310读取16比特的数据。16比特的数据分别加载到全局线GIO<0:15>上。加载到全局线GIO<0:3>、GIO<4:7>、GIO<8:11>和GIO<12:15>上的正常数据经历并行到串行的转换。接着，加载在全局线GIO<0:3>上的正常数据可以经由接口焊盘301顺序地输出至存储器件的外部，加载在全局线GIO<4:7>上的正常数据可以经由接口焊盘302顺序地输出至存储器件的外部，加载在全局线GIO<8:11>上的正常数据可以经由接口焊盘303顺序地输出至存储器件的外部，且加载在全局线GIO<12:15>上的正常数据可以经由接口焊盘304顺序地输出至存储器件的外部。替代地，可以经由多个接口焊盘301至304之中的选中的接口焊盘顺序地输出全部的16比特的正常数据。也就是说，接口焊盘301至304不一定全部用于正常操作。
在第二个示例性的正常操作中，当施加读取命令RDCMD而测试信号PT被禁止、且存储体地址BANK ADD指定第二存储体320时，第二存储体320被激活且从第二存储体320读取16比特的数据。所述16比特的数据未经压缩，因而为正常数据。在从第二存储体320读取之后，所述16比特的正常数据分别加载到全局线GIO<0:15>上。随后，加载到全局线GIO<0:15>上的16比特的正常数据经历与从第一存储体310读取的16比特的正常数据相同的过程(即，并行到串行的转换)，且经由接口焊盘301至304中的一个或更多个输出至存储器件的外部。可以用与上文所描述的方式相同的方式从第三存储体330和第四存储体340读取和输出正常数据。
由于本发明涉及存储器件在压缩测试操作期间的操作，且由于在正常操作期间输出数据的过程对本领域技术人员而言是熟知的，因此本文中不再提供对正常操作的进一步描述。
(2)当存储器件执行压缩测试操作时
当测试信号PT被使能时，存储体控制器305可以响应于读取命令RDCMD来控制存储器件以从全部的存储体310至340读取全部的数据，而不管存储体地址BANK ADD如何。换言之，可以激活全部的存储体310至340。因此，参见图5，当施加读取命令RDCMD时，从全部的存储体310至340中读取总计64比特的数据。也就是说，可以响应于读取命令RDCMD的第一次激活而从第一存储体310至第四存储体340中的每个读取16比特的数据。
从第一存储体310至第四存储体340中的每个读取的16比特的数据各自分别由对应的压缩电路C0至C3压缩为4比特的压缩数据。简言之，产生16比特的压缩数据(每个存储体产生4比特)。
第一存储体310的4比特的压缩数据分别加载到全局线GIO<0:3>上。此外，第二至第四存储体320、330和340中的每个的4比特的压缩数据分别加载到全局线GIO<4:7>、GIO<8:11>和GIO<12:15>上。接着，加载到全局线GIO<0:15>上的16比特的数据传送至数据输出单元350。总之，响应于读取命令RDCMD的第一次激活而经由全局线GIO<0:15>一次全部传送第一存储体310至第四存储体340全部的压缩数据。
数据输出单元350经由接口焊盘301至304中的一个或更多个而将第一存储体310的压缩数据传送至存储器件的外部。例如，数据输出单元350可以响应于读取命令RDCMD的第一次激活而经由多个接口焊盘301至304之中的第一接口焊盘301来传送加载在第零至第三全局线GIO<0:3>上的第一存储体310的压缩数据。随后，响应于读取命令RDCMD的第二次、第三次和第四次激活而经由至少一个接口焊盘将每个存储体的压缩数据输出至存储器件的外部。更具体而言，可以响应于读取命令RDCMD的第二次激活而经由接口焊盘301输出第二存储体320的压缩数据，可以响应于读取命令RDCMD的第三次激活而经由接口焊盘301输出第三存储体330的压缩数据，且可以响应于读取命令RDCMD的第四次激活而经由接口焊盘301输出第四存储体340的压缩数据。简言之，经由同一接口焊盘(例如，第一接口焊盘301)顺序地输出第一存储体310的压缩数据至第四存储体340的压缩数据。
为此，数据输出单元350响应于读取命令RDCMD的第一次激活而将加载在第零至第三全局线GIO<0:3>上的第一存储体310的压缩数据传送至接口焊盘301。接着，数据输出单元350响应于读取命令RDCMD的第二次激活而将加载在第四至第七全局线GIO<4:7>上的第二存储体320的压缩数据传送至接口焊盘301。接着，数据输出单元350响应于读取命令RDCMD的第三次激活而将加载在第八至第十一全局线GIO<8:11>上的第三存储体330的压缩数据传送至接口焊盘301。最后，数据输出单元350响应于读取命令RDCMD的第四次激活而将加载在第十二至第十五全局线GIO<12:15>上的第四存储体340的压缩数据传送至接口焊盘301。这里，读取命令RDCMD的第四次激活发生在读取命令的第三次激活之后的时间，读取命令的第三次激活发生在读取命令的第二次激活之后的时间，读取命令的第二次激活发生在读取命令的第一次激活之后的时间。另外，读取命令的第一次至第四次激活中的每个之间所经过的时间可以相同或不同。
根据现有技术，包括四个存储体的存储器件在压缩测试操作期间利用四个接口焊盘以一次将四个存储体的压缩数据全部输出。然而，根据图5的存储器件，可以利用一个接口焊盘顺序地输出存储体310至340中的每个的压缩数据。
也就是说，图5所示的存储器件的效果与图1所示的存储器件的效果相似。换言之，可通过对加载有压缩数据的线进行选择且顺序地输出压缩数据来减少压缩测试操作所需的接口焊盘的数目。
如上所述，当在施加激活命令之后第一次施加读取命令RDCMD时，多个存储体310至340的压缩数据共同地加载到全局线GIO<0:15>上。本文中，可以经由存储体控制器305将读取命令RDCMD传送至存储体310至340，这可能要考虑RAS至CAS延迟时间(tRCD)。RAS至CAS延迟时间(tRCD)是指从施加行激活命令的时刻至施加列激活命令的时刻之间的时间的最小量。
图6是说明图5所示的数据输出单元350的框图。
参见图6，数据输出单元350包括选择信息发生器410和线选择器420。选择信息发生器410响应于读取命令RDCMD而产生选择信息INF<0:3>。线选择器420响应于选择信息INF<0:3>而从多个全局线GIO<0:15>中选择全局线的子集，且将加载在选中的全局线上的压缩数据传送至至少一个接口焊盘。例如，如图6中所示，线选择器420选择第零至第三全局线GIO<0:3>、第四至第七全局线GIO<4:7>、第八至第十一全局线GIO<8:11>或第十二至第十五全局线GIO<12:15>之一，且将加载在选中的全局线上的压缩数据传送至第一接口焊盘301。此外，数据输出单元350包括管道锁存器P0至P3，管道锁存器P0至P3用于将经由对应的线(例如，第零至第三全局线GIO<0:3>)并行传送的数据转换为串行数据，且将串行数据传送至接口焊盘301至304。
图7示出图6所示的线选择器420的结构。如图7所示，线选择器420可以包括多个线选择器单元。每个线选择器单元可以被配置成响应于选择信息INF<0:3>和测试信号PT而从多个全局线GIO<0:15>之中的全局线选择一个，且将加载在选中的全局线上的压缩数据传送至与对应的接口焊盘相耦接的输出线。例如，如图7所示，线选择器单元可以基于选择信息INF<0:3>和测试信号PT来选择第零全局线GIO<0>、第四全局线GIO<4>、第八全局线GIO<8>、或第十二全局线GIO<12>之一，且将加载在选中的全局线上的压缩数据传送至与第一接口焊盘301耦接的输出线OUT<0>。
图8是说明数据输出单元350的操作的时序图。图8示出在读取命令RDCMD的第一次激活之后当选择信息INF<0>处于第一逻辑电平(例如，逻辑高电平)时，可以经由第一接口焊盘301顺序地输出从第一存储体310读取且加载在第零至第三全局线GIO<0:3>上的4比特的压缩数据。另外，图8还示出在读取命令RDCMD的第二次激活之后当选择信息INF<1>处于第一逻辑电平(例如，逻辑高电平)时，可以经由第一接口焊盘301顺序地输出从第二存储体320读取且加载在第四至第七全局线GIO<4:7>上的4比特的压缩数据。此外，图8还示出在读取命令RDCMD的第三次激活之后当选择信息INF<2>处于第一逻辑电平(例如，逻辑高电平)时，可以经由第一接口焊盘301顺序地输出从第三存储体330读取且加载在第八至第十一全局线GIO<8:11>上的4比特的压缩数据。最后，图8示出在读取命令RDCMD的第四次激活之后当选择信息INF<3>处于第一逻辑电平(例如，逻辑高电平)时，可以经由第一接口焊盘301顺序地输出从第四存储体340读取且加载在第十二至第十五全局线GIO<12:15>上的4比特的压缩数据。
在下文中，参见图6至图8描述数据输出单元350的操作。
在压缩测试操作期间使用选择信息发生器410。每当施加读取命令RDCMD时，选择信息发生器410产生或更新选择信息INF<0:3>。选择信息INF<0:3>是当线选择器420选择要使用的全局线时所使用的信号。每当施加读取命令RDCMD时，选择信息INF<0:3>的值改变。
选择信息发生器410包括：初步信息发生电路411，所述初步信息发生电路411响应于读取命令RDCMD而产生初步信息PRE_INF<0:1>；以及信息发生电路412，所述信息发生电路412基于初步信息PRE_INF<0:1>而产生选择信息INF<0:3>。
如图8中所示，在压缩测试操作期间，当施加第一次至第四次读取命令RDCMD时，选择信息INF<0:3>具有不同的值。例如，当第一次施加读取命令RDCMD时，选择信息INF<0:3>可以为(1，0，0，0)，这表示信号INF<0>被激活，而信号INF<1>、INF<2>和INF<3>不被激活。当第二次施加读取命令RDCMD时，选择信息INF<0:3>可以为(0，1，0，0)，这表示信号INF<1>被激活，而信号INF<0>、INF<2>及INF<3>不被激活。此外，当第三次施加读取命令RDCMD时，选择信息INF<0:3>可以为(0，0，1，0)，这表示信号INF<2>被激活，而信号INF<0>、INF<1>及INF<3>不被激活，当第四次施加读取命令RDCMD时，选择信息INF<0:3>可以为(0，0，0，1)，这表示信号INF<3>被激活，而信号INF<0>、INF<1>及INF<2>不被激活。
为此，每当施加读取命令RDCMD时，初步信息发生电路411改变初步信息PRE_INF<0:1>的逻辑值。初步信息发生电路411可以包括：第一T触发器T1，所述第一T触发器T1接收读取命令RDCMD作为输入且输出初步信息PRE_INF<0>；以及第二T触发器T2，所述第二T触发器T2接收初步信息PRE_INF<0>作为输入且输出初步信息PRE_INF<1>。在此情况下，当第一次施加读取命令RDCMD时，产生逻辑值为(0，0)的初步信息PRE_INF，这表示信号PRE_INF<0>和信号PRE_INF<1>两者都不被激活。当第二次、第三次及第四次施加读取命令RDCMD时，初步信息PRE_INF<0:1>分别具有以下逻辑值：(1，0)，这表示信号PRE_INF<0>被激活而信号PRE_INF<1>不被激活；(0，1)，这表示信号PRE_INF<0>不被激活而信号PRE_INF<1>被激活；以及(1，1)，这表示信号PRE_INF<0>和信号PRE_INF<1>两者都被激活。信息发生电路412基于初步信息PRE_INF<0:1>的逻辑值而产生选择信息INF<0:3>。信息发生电路412可以是通过将初步信息PRE_INF<0:1>译码而产生选择信息INF<0:3>的译码器。
图6中所示的选择信息发生器410仅仅是一个实例。选择信息发生器410产生具有数个信号的选择信息，所述数个信号允许由线选择器420区别数个存储体，并且，每当施加读取命令RDCMD时选择信息发生器410改变选择信息的值。由于在图6中选择信息INF<0:3>必须具有四个不同的值，因此选择信息INF<0:3>可以具有总共表示两个比特的四个数字信号。另外，还可以将复位信号RST输入至选择信息发生器410。复位信号RST是用于将T触发器T1和T2的输出信号PRE_INF<0>和PRE_INF<1>初始化为特定的逻辑电平(例如，表示“1”的逻辑高电平)的信号。
线选择器420在压缩测试操作期间将基于选择信息INF<0:3>而从多个全局线GIO<0:15>之中选中的全局线的压缩数据传送至多个输出线OUT<0:3>。加载在输出线OUT<0:3>上的数据在管道锁存器P0中经历并行到串行的转换，且经由第一接口焊盘301输出至存储器件的外部。
在上述实例中，当选择信息INF<0:3>为(1，0，0，0)时，即当第一次施加读取命令RDCMD时，加载在全局线GIO<0:3>上的数据即第一存储体310的压缩数据被传送至输出线OUT<0:3>。当选择信息INF<0:3>为(0，1，0，0)时，即当第二次施加读取命令RDCMD时，加载在全局线GIO<4:7>上的数据即第二存储体320的压缩数据被传送至输出线OUT<0:3>。当选择信息INF<0:3>为(0，0，1，0)时，即当第三次施加读取命令RDCMD时，加载在全局线GIO<8:11>上的数据即第三存储体330的压缩数据被传送至输出线OUT<0:3>。当选择信息INF<0:3>为(0，0，0，1)时，即当第四次施加读取命令RDCMD时，加载在全局线GIO<12:15>上的数据即第四存储体340的压缩数据被传送至输出线OUT<0:3>。
当测试信号PT被禁止时，线选择器420在正常操作期间将加载在全局线GIO<0:3>上的数据即正常数据传送至输出线OUT<0:3>，而不管选择信息INF<0:3>如何。因此，在正常操作期间，经由管道锁存器P0从第一接口焊盘301输出加载在全局线GIO<0:3>上的数据，且分别经由管道锁存器P1、P2和P3从接口焊盘302、303及304输出加载在全局线GIO<4:7>、GIO<8:11>和GIO<12:15>上的数据。
每个信号的逻辑值和传送关系可以根据存储器件是如何设计的而有所不同。数据输出单元350的功能是每当施加读取命令RDCMD时选择不同的全局线，且将加载在选中的全局线上的压缩数据传送至多个接口焊盘301至304之中的至少一个接口焊盘。本文中，所述至少一个接口焊盘是第一接口焊盘301，其用来输出全部的压缩数据，因此，第一接口焊盘301与测试设备连接。
图9是说明根据本发明的另一个示例性实施例的数据输出单元350的一部分的框图。
图9示出响应于读取命令RDCMD的单次激活而允许输出两个存储体的压缩数据的数据输出单元350。在图9中，假设一个存储体的压缩数据输出至第一接口焊盘301，而另一个存储体的压缩数据输出至第二接口焊盘302。这可以根据数据输出单元350是如何设计的而有所不同。例如，可以在同一持续时间中输出第一存储体310和第二存储体320的压缩数据，且可以在同一持续时间中输出第三存储体330和第四存储体340的压缩数据。
压缩数据到达数据输出单元350的路径结构和操作类似于参照图5至图8所描述的路径结构和操作。图6的示例性实施例与图9的示例性实施例之间的差异在于将加载在全局线GIO<0:15>上的数据传送至接口焊盘301至304的方式。在下文中描述此差异。
图9的数据输出单元350包括图2的选择信息发生器210和图9的线选择器420’。选择信息发生器210的结构和操作与参照图2所描述的结构和操作相同，因此此处省略对所述结构和操作的进一步描述。
在测试信号PT被使能的压缩测试操作期间，线选择器420’将基于选择信息INF而从多个全局线GIO<0:15>之中选中的全局线的压缩数据传送至第零至第三输出线OUT<0:3>或第四至第七输出线OUT<4:7>。加载在第零至第三输出线OUT<0:3>上的数据在管道锁存器P0中经历并行到串行的转换且经由第一接口焊盘301输出，而加载在第四至第七输出线OUT<4:7>上的数据在管道锁存器P1中经历并行至串行的转换且经由第二接口焊盘302输出。
在上述实例中，响应于读取命令RDCMD的第一次激活，在选择信息INF具有第一逻辑电平(例如，逻辑低电平“0”)的情况下，加载在第零至第三全局线GIO<0:3>上的数据即第一存储体310的压缩数据被传送至第零至第三输出线OUT<0:3>，且加载在第四至第七全局线GIO<4:7>上的数据即第二存储体320的压缩数据被传送至第四至第七输出线OUT<4:7>。随后，响应于读取命令RDCMD的第二次激活，在选择信息INF具有第二逻辑电平(例如，逻辑高电平“1”)的情况下，加载在第八至第十一全局线GIO<8:11>上的数据即第三存储体330的压缩数据被传送至第零至第三输出线OUT<0:3>，且加载在第十二至第十五全局线GIO<12:15>上的数据即第四存储体340的压缩数据被传送至第四至第七输出线OUT<4:7>。
通过此过程，经由管道锁存器P0和第一接口焊盘301顺序地输出加载在全局线GIO<0:3>和GIO<8:11>上的数据。此外，经由管道锁存器P1和第二接口焊盘302顺序地输出加载在全局线GIO<4:7>和GIO<12:15>上的数据。简言之，可以响应于读取命令RDCMD的单次激活而在同一持续时间中输出多个存储体的压缩数据。在此情况下，可以将多个接口焊盘之中的多于一个的接口焊盘(例如，第一和第二接口焊盘301和302)连接至测试设备。
在压缩测试操作期间，随着一个存储器件所使用的接口焊盘的数目增加，可以减少用于测试存储器件所花费的时间。相反，随着一个存储器件所使用的接口焊盘的数目减小，可以增加由同一测试设备同时测试的存储器件的数目。
在下文中，回到图1至图4来描述根据本发明的一个示例性实施例的用于测试存储器件的方法。
根据本发明的一个示例性实施例的存储器件测试方法包括：施加读取命令RDCMD；响应于读取命令RDCMD而从第一存储体110和第二存储体120读取数据；将第一存储体110和第二存储体120输出的数据压缩以由此产生压缩数据；响应于读取命令RDCMD而将第一存储体110的压缩数据输出至多个接口焊盘101及102之中的至少一个接口焊盘101；第二次施加读取命令RDCMD；以及响应于读取命令RDCMD的第二次激活而将第二存储体120的压缩数据输出至至少一个接口焊盘101。
当第一次施加读取命令RDCMD时，将第一存储体110和第二存储体120的压缩数据传送至全局线GIO<0:15>。
此外，当第一次施加读取命令RDCMD时，第一存储体110的压缩数据、即局线GIO<0:15>的压缩数据之中的加载在全局线GIO<0:7>上的数据经历并行到串行数据转换且被传送至至少一个接口焊盘101。当第二次施加读取命令RDCMD时，第二存储体120的压缩数据、即全局线GIO<0:15>的压缩数据之中的加载在全局线GIO<8:15>上的数据经历并行至串行的数据转换且被传送至至少一个接口焊盘101。
简言之，在经由至少一个接口焊盘101输出第一存储体110的压缩数据之后，经由所述至少一个接口焊盘101输出第二存储体120的压缩数据。
在下文中，回到图5至图9描述根据本发明的一个示例性实施例的用于测试存储器件的方法。
根据本发明的另一个示例性实施例的用于测试存储器件的方法包括：施加读取命令RDCMD；响应于读取命令RDCMD而从多个存储体读取数据；压缩从存储体读取的数据；响应于读取命令RDCMD而将多个存储体之中的至少一个存储体的压缩数据输出至多个接口焊盘之中的至少一个接口焊盘；第二次施加读取命令RDCMD；以及响应于读取命令RDCMD的第二次激活而将多个存储体之中的至少一个其它的存储体的压缩数据输出至多个接口焊盘之中的所述至少一个接口焊盘。因此，可以顺序地输出多个存储体的压缩数据(即，一次一个地输出每个存储体的压缩数据)，或可以将存储体分组以使得可同时输出同一组中的存储体的压缩数据。例如，参见图5和图9，第一存储体310和第二存储体320可以形成第一组，而第三存储体330和第四存储体340形成第二组。
当第一次施加读取命令RDCMD时，将多个存储体的压缩数据传送至多个全局线GIO<0:15>。简言之，在同一持续时间中将多个存储体的压缩数据传送至多个全局线GIO<0:15>。在下文中，描述顺序地输出每个存储体的压缩数据的情况和同时输出一组存储体的压缩数据的情况。
当一次一个地输出多个存储体中的每个存储体的压缩数据时，每当施加读取命令RDCMD时输出压缩数据。因此，分别响应于读取命令RDCMD的第一次至第四次激活而经由接口焊盘301顺序地输出第一存储体310至第四存储体340的压缩数据。
当将两个存储体分组在一起时(在此情况下，第一存储体组包括第一存储体和第二存储体，且第二存储体组包括第三存储体和第四存储体)，每当施加读取命令RDCMD时输出一个存储体组中的两个存储体的压缩数据。因此，响应于读取命令RDCMD的第一次激活而将包括第一存储体310和第二存储体320的第一存储体组的压缩数据输出至接口焊盘301和302，且响应于读取命令RDCMD的第二次激活而将包括第三存储体330和第四存储体340的第二存储体组的压缩数据输出至接口焊盘301和302。
就每个接口焊盘来考虑所述过程，可以经由接口焊盘301顺序地输出第一存储体310的压缩数据和第三存储体330的压缩数据。此外，可以经由接口焊盘302顺序地输出第二存储体320的压缩数据和第四存储体340的压缩数据。
根据本发明的示例性实施例的存储器件测试方法具有的优势在于，在对多个存储器件执行压缩测试操作时，此方法可以通过减少每个存储器件所需的接口焊盘的数目来一次测试许多存储器件。
根据本发明的技术，压缩测试是通过响应于连续输入的读取命令而顺序地输出多个存储体之中的一个或更多个存储体的输出数据来执行的。
由于可以减小对每个芯片执行压缩测试的接口焊盘的数目，因此可以一次对许多芯片执行压缩测试，这样可以使执行压缩测试的时间减少。
虽然已参照具体的实施例描述了本发明，但对于本领域技术人员而言明显的是，在不脱离所附权利要求书所限定的本发明的精神和范围的前提下，可以做出各种变化和修改。

Claims (18)

1.一种存储器件，包括：
第一存储体；
第二存储体；
多个接口焊盘；以及
数据输出单元，所述数据输出单元被配置成顺序地：经由所述多个接口焊盘之中的一个接口焊盘仅输出所述第一存储体的压缩数据且随后经由所述一个接口焊盘仅输出所述第二存储体的压缩数据，
其中，响应于读取命令的第一次激活来输出第一存储体的压缩数据至所述一个接口焊盘，以及响应于所述读取命令的第二次激活来输出第二存储体的压缩数据至所述一个接口焊盘，且基于所述读取命令来选择所述一个接口焊盘，
其中，响应于所述读取命令的第一次激活来从全部的所述第一存储体和所述第二存储体读取数据，并且响应于所述读取命令的第一次激活来同时压缩全部的所述第一存储体的数据和所述第二存储体的数据以形成所述第一存储体的压缩数据和所述第二存储体的压缩数据，所述第一存储体的压缩数据和所述第二存储体的压缩数据全部响应于所述读取命令的第一次激活而被加载至多个全局线。
2.如权利要求1所述的存储器件，其中，所述数据输出单元包括：
选择信息发生器，所述选择信息发生器被配置成响应于所述读取命令的第一次激活和所述读取命令的第二次激活而产生选择信息；和
线选择器，所述线选择器被配置成响应于所述选择信息而从所述多个全局线之中选择全局线组，且将加载到选中的全局线组上的第一存储体的压缩数据和第二存储体的压缩数据中的一种传送至所述一个接口焊盘。
3.如权利要求2所述的存储器件，其中，所述线选择器接收测试信号且基于所述测试信号而从所述多个全局线之中选择所述全局线组。
4.如权利要求2所述的存储器件，其中，每当所述读取命令被激活时，所述选择信息发生器更新所述选择信息。
5.如权利要求2所述的存储器件，其中，所述线选择器响应于基于所述读取命令的第一次激活而产生的选择信息来将所述第一存储体的压缩数据传送至所述一个接口焊盘，且响应于基于所述读取命令的第二次激活而产生的选择信息来将所述第二存储体的压缩数据传送至所述一个接口焊盘。
6.如权利要求2所述的存储器件，其中，所述选择信息发生器包括T触发器，所述T触发器被配置成每当所述读取命令被激活时改变所述选择信息，且每当复位信号被激活时将所述选择信息复位至预定值。
7.如权利要求2所述的存储器件，其中，所述选择信息发生器包括：
初步信息发生电路，所述初步信息发生电路被配置成响应于所述读取命令的第一次激活和所述读取命令的第二次激活而产生初步选择信息；以及
信息发生电路，所述信息发生电路被配置成基于所述初步选择信息而产生所述选择信息。
8.如权利要求7所述的存储器件，其中，所述选择信息包括多个信号。
9.如权利要求2所述的存储器件，其中，所述数据输出单元还包括管道锁存器，所述管道锁存器被配置成：在经由所述一个接口焊盘输出第一存储体的压缩数据和第二存储体的压缩数据中的一种之前，将加载到根据所述选择信息而选择的全局线组上的第一存储体的压缩数据和第二存储体的压缩数据中的一种转换为串行数据。
10.如权利要求1所述的存储器件，还包括：
第一压缩电路，所述第一压缩电路被配置成在测试信号被使能时将从所述第一存储体读取的数据压缩；以及
第二压缩电路，所述第二压缩电路被配置成在所述测试信号被使能时将从所述第二存储体读取的数据压缩。
11.一种存储器件，包括：
多个存储体组，每个存储体组包括至少一个存储体；
多个接口焊盘；以及
数据输出单元，所述数据输出单元被配置成在压缩测试操作期间一次仅将所述多个存储体组之中的一个存储体组的压缩数据输出至所述多个接口焊盘之中的至少一个接口焊盘，其中，所述多个存储体组之中的不同的存储体组的压缩数据被顺序地输出，
其中，响应于读取命令来确定所述多个存储体组的压缩数据至所述至少一个接口焊盘的输出时序，且基于所述读取命令来选择所述至少一个接口焊盘，
其中，响应于所述读取命令的第一次激活来从全部的所述多个存储体组读取数据，并且响应于所述读取命令的第一次激活来同时压缩全部的所述多个存储体组的数据以形成所述多个存储体组的压缩数据，所述多个存储体组的压缩数据全部响应于所述读取命令的第一次激活而被加载至多个全局线。
12.如权利要求11所述的存储器件，其中，每当施加读取命令时，经由所述至少一接口焊盘输出所述多个存储体组之中的一个存储体组的压缩数据。
13.如权利要求11所述的存储器件，其中，所述数据输出单元包括：
选择信息发生器，所述选择信息发生器被配置成响应于所述读取命令而产生选择信息；以及
线选择器，所述线选择器被配置成响应于所述选择信息而从所述多个全局线之中选择全局线组，且将加载到选中的全局线组上的所述一个存储体组的压缩数据传送至所述至少一个接口焊盘。
14.如权利要求13所述的存储器件，其中，每当所述读取命令被激活时，所述选择信息发生器更新所述选择信息。
15.一种用于测试存储器件的方法，包括以下步骤：
施加第一读取命令；
响应于所述第一读取命令而从全部的第一存储体和第二存储体读取数据；
将从所述第一存储体读取的数据和从所述第二存储体读取的数据全部压缩，以由此产生第一压缩数据和第二压缩数据；
响应于所述第一读取命令而仅将所述第一存储体的第一压缩数据输出至多个接口焊盘之中的至少一个接口焊盘；
施加第二读取命令；以及
响应于所述第二读取命令而仅将所述第二存储体的第二压缩数据输出至所述至少一个接口焊盘，
其中，响应于读取命令来确定第一存储体的第一压缩数据与第二存储体的第二压缩数据至所述至少一个接口焊盘的输出时序，且基于所述读取命令来选择所述至少一个接口焊盘，
其中，当施加所述第一读取命令时，将所述第一存储体的第一压缩数据和所述第二存储体的第二压缩数据全部传送至多个全局线。
16.如权利要求15所述的方法，其中，当施加所述第一读取命令时，将加载到所述多个全局线上的所述第一存储体的第一压缩数据传送至所述至少一个接口焊盘，以及
当施加所述第二读取命令时，将加载到所述多个全局线上的所述第二存储体的第二压缩数据加载至所述至少一个接口焊盘。
17.一种用于测试存储器件的方法，包括以下步骤：
施加第一读取命令；
响应于所述第一读取命令而从全部存储体读取数据；
响应于所述第一读取命令而将从全部存储体读取的所述数据压缩；
响应于所述第一读取命令而仅将全部存储体之中的至少一个存储体的第一压缩数据输出至多个接口焊盘之中的至少一个接口焊盘，其中，基于所述第一读取命令来选择所述至少一个接口焊盘；
施加第二读取命令；以及
响应于所述第二读取命令的激活而仅将全部存储体之中的至少一个其它的存储体的第二压缩数据输出至所述至少一个接口焊盘，
其中，响应于所述第一读取命令和所述第二读取命令来确定全部存储体的第一压缩数据和第二压缩数据至所述至少一个接口焊盘的输出时序，
其中，当施加所述第一读取命令时，将全部存储体的第一压缩数据加载至全部全局线。
18.如权利要求17所述的方法，其中，用于输出所述第一压缩数据和所述第二压缩数据的接口焊盘的数目与输出所述压缩数据的存储体的数目相对应。
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