CN102638257A - 输出电路、包括输出电路的***以及控制输出电路的方法 - Google Patents

Abstract

一种输出电路、包括输出电路的***以及控制输出电路的方法，该输出电路包括：第一晶体管，耦接至外部端子并具有接收第一驱动信号的栅极端子。该第一晶体管根据所述第一驱动信号驱动所述外部端子处的电位。该输出电路还包括电容。该电容包括耦接至所述第一晶体管栅极端子的第一端。箝位电路将所述电容的第二端箝位至与所述第一晶体管的运行对应的电位。本发明抑制了信号波形的不期望的变化。

Description

输出电路、包括输出电路的***以及控制输出电路的方法

相关申请的交叉引用

本申请基于在2011年2月14日提交的申请号为2011-028879的在先日本专利申请并要求该申请的优先权，其全部内容通过引用的方式并入于此。

技术领域

本申请涉及一种输出电路、包括输出电路的***以及控制输出电路的方法。

背景技术

多个器件之间的通信通常是通过例如串行通信来实现的。这样的器件包括开漏型(open-drain type)输出电路(参见公开号为2009-531934的日本专利)。

如图1所示，多个器件11、12和13通过发送和接收数据的传输路径14彼此耦接。器件13包括输出数据的输出电路15。尽管未示出，然而其它器件11和12也包括类似的输出电路。

输出电路15为开漏型驱动电路。电阻R1上拉传输路径14的电位电平。器件13将耦接至外部端子P0的N沟道MOS晶体管T1激活，以下拉耦接至外部端子P0的传输路径14的电位电平。这样，通过传输路径14传播的信号的电压Vc发生变化，如图2A所示。

如此一来，输出电路15激活N沟道MOS晶体管T1以将传输路径14的电位从H电平变为L电平。可将波形整形电容C1耦接在晶体管T1的栅极和漏极之间，以调整传输路径14中电位电平的下降沿斜率。

在上述***中，当在器件11和12二者间进行通信时，可将不进行通信的器件13的电源关断。当关断器件13的电源时，例如会停止向反相器电路(inverter circuit)16施加高电位电压VDE。在这种情况下，晶体管T1的栅极端子处于浮置状态。而且，当将高电位电压VDE固定到地电位(0V)时，晶体管T1的栅极端子保持在L电平。这样，当器件13的电源关断或电源电压固定于地电位时，输出电路15的晶体管T1的栅极端子通过波形整形电容C1与传输路径14交流耦合(AC couple)。因此，当传输路径14的电位从L电平变到H电平时，晶体管T1的栅极电压也升高了。于是，晶体管T1被弱激活。因此，如图2B所示，传输路径14中电压Vc的波形从由虚线表示的波形变为由实线表示的波形。也就是说，图1所示的器件13的晶体管T1从传输路径14引入很小的电流，因此，通过器件11和器件12间的传输路径14来通信的信号的波形形状发生了不期望的变化。

发明内容

为了解决现有技术的问题，根据一个方案，一种输出电路包括耦接至外部端子的第一晶体管。该第一晶体管包括接收第一驱动信号的栅极端子，并根据所述第一驱动信号驱动所述外部端子处的电位。该输出电路还包括电容。该电容包括耦接至所述第一晶体管栅极端子的第一端。箝位电路将所述电容的第二端箝位至与所述第一晶体管的运行对应的电位。根据本方案，抑制了信号波形的不期望的变化。

根据再一方案，一种***包括通过耦接至外部端子的传输路径彼此通信的多个器件。所述多个器件中的每一个均包括输出电路。该输出电路包括耦接至外部端子并包括接收第一驱动信号的栅极端子的晶体管。该晶体管根据所述第一驱动信号驱动所述外部端子处的电位。电容包括第一端和第二端。该电容的第一端耦接至所述晶体管的栅极端子。箝位电路将所述电容的第二端箝位至与所述晶体管的运行对应的电位。根据本方案，抑制了信号波形的不期望的变化。

根据另一方案，提供一种控制输出电路的方法，该输出电路包括晶体管和电容，所述晶体管耦接至外部端子并包括接收第一驱动信号的栅极端子。所述电容包括耦接至所述晶体管栅极端子的第一端并包括第二端。该方法包括根据所述第一驱动信号由所述晶体管驱动所述外部端子处的电位；以及将所述电容的第二端箝位至与所述晶体管的运行对应的电位。根据本方案，抑制了信号波形的不期望的变化。

本发明另外的目的和优点将在以下说明中部分阐明，部分地在说明书中显而易见，或可以通过实践本发明而获悉。本发明的目的和优点将通过所附权利要求中特别指出的元件和组合来实现和获得。

应当理解，前述的大致描述和随后的详细描述都是示例性和说明性的，并不是对如同权利要求所要求保护的本发明的限制。

附图说明

通过参考本优选实施例的如下说明连同附图，可以最佳地理解本发明及其目的和优点，其中：

图1为包括输出电路的***的原理电路方框图；

图2A和图2B为示出器件之间的传输路径的电位电平的变化的波形图；

图3为包括输出电路的***的原理电路方框图；

图4为器件的原理方框图；

图5为一个实施例的输入/输出电路的原理电路图；以及

图6A为示出图5的输入/输出电路的运行波形图。

图6B为用于对照图6A的运行波形图的运行波形图。

具体实施方式

将根据附图描述输出电路、包括输出电路的***以及控制输出电路的方法的实施例。

[***配置]

如图3所示，电子***包括多个(图3中为4个)器件21、22、23和24。器件21到24通过总线25彼此耦接。

器件21到24形成为根据给定的同步串行通信通过总线25彼此发送及接收信号和数据。所述同步串行通信例如为内部集成电路(Inter IntegratedCircuit)通信。在这种通信方法的情况下，总线25例如包括传输时钟信号的第一传输路径26以及传输数据的第二传输路径27。例如，每个传输路径26和27均为形成于衬底上的线缆或图案布线(pattern wiring)。

电阻R11设置于第一传输路径26上。电阻R11包括耦接至第一传输路径26的第一端子以及被施加了电压Vp的第二端子。这样，电阻R11上拉第一传输路径26中的电位电平。电阻R12设置于第二传输路径27上。电阻R12包括耦接至第二传输路径27的第一端子以及被施加了电压Vp的第二端子。这样，电阻R12上拉第二传输路径27中的电位电平。

器件21到24中的至少一个形成为作为主器件来运行。例如，主器件为产生用于数据传输的时钟信号以及向第一传输路径26输出该时钟信号的微控制器。主器件开始和终止总线上的数据传输。其地址由主器件来指示的器件称为从器件。例如，器件21为主器件，而器件22到24为从器件。

[器件结构实例]

如图4所示，器件22包括以第一高电位电压VDI运行的逻辑电路31。逻辑电路31通过转换电路(shift circuit)32耦接至输入/输出电路33，该输入/输出电路33以第二高电位电压VDE运行。转换电路32将从逻辑电路31输出的信号的电平转换为由输入/输出电路33和34处理的信号的电平。而且，转换电路32将从输入/输出电路33和34输出的信号的电平转换为由逻辑电路31处理的信号的电平。

逻辑电路31具有数据处理功能和通信控制功能。输入/输出电路33基于逻辑电路31所提供的并经由转换电路32的信号来下拉耦接至外部端子P1的传输路径26中的电位电平。输入/输出电路33向转换电路32输出基于传输路径26的电位电平中的变化的信号。输入/输出电路34基于逻辑电路31所提供的并经由转换电路32的信号来下拉耦接至外部端子P2的传输路径27中的电位电平。输入/输出电路34向转换电路32输出基于传输路径27的电位电平中的变化的信号。

[输入/输出电路结构实例]

如图5所示，输入/输出电路34包括反相器电路41。基于从如图4所示的转换电路32所输出的信号将信号So提供至反相器电路41。反相器电路41以作为驱动电压而施加的高电位电压VDE运行，并从逻辑上将信号So反相以产生信号S1。将信号S1提供至反相器电路42。

反相器电路42包括P沟道MOS晶体管T11、N沟道MOS晶体管T12以及电阻R21和R22。将信号S1提供至晶体管T11和T12的栅极端子。晶体管T11的源极端子耦接至被施加了高电位电压VDE的布线。晶体管T11的漏极端子耦接至电阻R21的第一端子。电阻R21的第二端子耦接至电阻R22的第一端子。电阻R22的第二端子耦接至晶体管T12的漏极端子。晶体管T12的源极端子耦接至被施加了低电位电压(例如，地电位)的布线。以下将该布线称为地GND。电阻R21与电阻R22之间的输出节点耦接至电容C11的第一端子。电容C11的第二端子耦接至地GND。

反相器电路42从逻辑上将信号S1反相以产生信号S2并从电阻R21和电阻R22之间的输出节点输出信号S2。将信号S2提供至反相器电路43。晶体管T11和T12响应于信号S1而以互补的方式被激活和解除激活。电阻R21限制从高电位电压VDE的布线通过已被激活的晶体管T11流向输出节点的电流量。当晶体管T11开关打开时，这种对电流量的限制在耦接至电容C11的第一端子的节点处抑制用于为负载电容充电的电流每单位时间的变化量。因此，基于对应于电阻R21的电阻值和电容C11的电容值的时间常数，信号S2从L电平升高至H电平。

电阻R22限制从反相器电路42的输出节点通过已被激活的晶体管T12流向地GND的电流量。当晶体管T12开关打开时，这种对电流量的限制在耦接至电容C11的第一端子的节点处抑制用于为负载电容放电的电流每单位时间的变化量。因此，基于对应于电阻R22的电阻值和电容C11的电容值的时间常数，信号S2从H电平降低至L电平。

反相器电路43以作为驱动电压施加的高电位电压VDE运行并从逻辑上将信号S2反相以产生信号S3。将信号S3提供至反相器电路44。反相器电路44以作为驱动电压施加的高电位电压VDE运行并从逻辑上将信号S3反相以产生信号S4。将信号S4提供至反相器电路45。

反相器电路45包括P沟道MOS晶体管T13、N沟道MOS晶体管T14以及电阻R23和R24。将信号S4提供至晶体管T13和T14的栅极端子。晶体管T13的源极端子耦接至被施加了高电位电压VDE的布线。晶体管T13的漏极端子耦接至电阻R23的第一端子。电阻R23的第二端子耦接至电阻R24的第一端子。电阻R24的第二端子耦接至晶体管T14的漏极端子。晶体管T14的源极端子耦接至地GND。电阻R23与电阻R24之间的输出节点耦接至电容C12的第一端子。电容C12的第二端子耦接至地GND。

反相器电路45从逻辑上将信号S4反相以产生信号S5并从电阻R23和电阻R24之间的输出节点输出信号S5。晶体管T13和T14响应于信号S4而以互补的方式被激活和解除激活。电阻R23限制从高电位电压VDE布线通过已被激活的晶体管T13流向反相器电路45的输出节点的电流量。当晶体管T13开关打开时，这种对电流量的限制在耦接至电容C12的第一端的节点处抑制用于为负载电容充电的电流每单位时间的变化量。因此，基于对应于电阻R23的电阻值和电容C12的电容值的时间常数，信号S5从L电平升高至H电平。

电阻R24限制从反相器电路45的输出节点通过已被激活的晶体管T14流向地GND的电流大小。当晶体管T14开关打开时，这种对电流量的限制在耦接至电容C12的第一端子的节点处抑制用于为负载电容放电的电流每单位时间的变化量。因此，基于对应于电阻R24的电阻值和电容C12的电容值的时间常数，信号S5从H电平降低至L电平。

反相器电路45的输出节点耦接至电容C13的第一端子。电容C13的第二端子耦接至反相器电路42的输出节点。电容C13与反相器电路45的输出节点和反相器电路42的输出节点交流耦合。产生信号S5的电路，也就是本实例中包括反相器电路41到45以及电容C11到C13的电路，为驱动电路的一个实例。驱动电路的结构不限于图3所示的结构。

反相器电路45的输出节点耦接至晶体管T1。晶体管T1为N沟道MOS晶体管，包括耦接至反相器电路45的输出节点的栅极端子、耦接至地GND的源极端子以及耦接至外部端子P2的漏极端子。外部端子P2耦接至二极管D1的阴极。二极管D1的阳极耦接至地GND。二极管D1设置作为防止静电放电(ESD)的保护性元件。

晶体管T1响应于信号S5而被激活和解除激活。已被激活的晶体管T1将外部端子P2耦接至地GND并下拉传输路径27的电位电平。已被解除激活的晶体管T1使外部端子P2处于浮置(高阻抗)状态。在这种情况下，传输路径27的电位电平被图3所示的电阻R12上拉。

反相器电路45的输出节点也耦接至波形整形电容C1的第一端子。电容C1的第二端子耦接至箝位电路46(输出波形斜率控制电路)。电容C1具有这样一种电容值，其被设定为使得传输路径27的电位电平下降的斜率(下降率)符合通信接口(IF)的规定。

箝位电路46包括晶体管T15和T16，以及电阻R25。晶体管T15为与下拉传输路径27的电位电平的晶体管T1相同的导电类型，即N沟道MOS晶体管。晶体管T15具有与下拉晶体管T1类似的电气特性。

晶体管T15的源极端子耦接至地GND。晶体管T15的栅极端子耦接至反相器电路45的输出节点。因此，晶体管T15响应于从反相器电路45输出的信号S5而被激活和解除激活。

电容C1的第二端子耦接至晶体管T15的漏极端子。也就是说，波形整形电容C1耦接于晶体管T15的漏极和栅极之间。

晶体管T15的漏极端子也耦接至电阻R25的第一端子。电阻R25的第二端子耦接至晶体管T16。例如，晶体管T16为P沟道MOS晶体管。晶体管T16的源极端子耦接至被施加了高电位电压VDE的布线。晶体管T16的漏极端子耦接至电阻R25的第二端子。晶体管T16的栅极端子耦接至反相器电路43的输出端子。

晶体管T16响应于提供至其栅极端子的信号S3而被激活和解除激活。已被激活的晶体管T16将高电位电压VDE提供到电阻R25的第二端子。因此，当晶体管T16被激活时，电阻R25上拉在电阻R25和晶体管15之间的节点ND处的电位。电阻R25具有根据适于上拉传输路径27的电位电平的电阻12(参见图3)的电阻值而设定的电阻值。例如，电阻R25的电阻值可等于电阻R12的电阻值。可将设置于箝位电路46中的晶体管和电阻的特征值设为任意值，只要这些值落在波形整形效果能够满足通信接口规定的范围内。

如上所述，将提供到晶体管T16的栅极端子的信号S3提供到反相器电路44，并将反相器电路44的输出信号S4提供到反相器电路45。因此，反相器电路45的输出信号S5变为与反相器电路43的输出信号S3相位实质上一致。晶体管T15和晶体管T16具有彼此不同的导电类型。因此，晶体管T15和晶体管T16以基本互补的方式被激活和解除激活。在本实例中，晶体管T15的激活和解除激活的时刻经由反相器电路44和45的栅极延迟而晚于晶体管T16的激活和解除激活的时刻。

当解除激活晶体管T15时，激活晶体管T16以上拉节点ND的电位。当解除激活晶体管T16时，激活晶体管T15以下拉节点ND的电位。

外部端子P2耦接至电阻R31的第一端子。电阻R31的第二端子耦接至缓冲电路51的输入端子。缓冲电路51例如为斯密特触发门。缓冲电路51以作为驱动电压施加的高电位电压VDE运行。通过图4所示的转换电路32，将缓冲电路51的输出信号Si提供到逻辑电路31。

尽管图5示出了用于驱动传输路径27的输入/输出电路34，然而也可以以类似的方式形成用于驱动图3所示的传输路径26的输入/输出电路。

[器件运行情况概述]

现将描述以上所形成的输入/输出电路34的运行情况。

[当向输入/输出电路34施加高电位电压VDE时]

当信号So为H电平时，反相器电路45向晶体管T1的栅极端子提供L电平的信号S5。因此，响应于L电平的信号S5解除激活晶体管T1。这样，传输路径27的电位电平被图3所示的电阻R12上拉。也就是说，传输路径27的电位变为H电平。

当信号So从H电平降为L电平，反相器电路43输出从L电平变为H电平的信号S3。响应于已从L电平变为H电平的信号S3，箝位电路46的晶体管T16从激活状态切换为解除激活状态。

反相器电路44接收从反相器电路43输出的信号S3，并响应于已从L电平变为H电平的信号S3而输出从H电平变为L电平的信号S4。因此，反相器电路45响应于已从H电平变为L电平的信号S4而将晶体管T1的栅极电压从L电平提高到H电平。在这种情况下，基于对应于电阻R23的电阻值和电容C12的电容值的时间常数，提供到晶体管T1的栅极端子的信号S5被逐渐提高，以逐渐提高晶体管T1的栅极电压。由耦接于反相器电路42的输出节点与反相器电路45的输出节点之间的电容C13所带来的耦合效应也会影响提供至晶体管T1的栅极端子的信号S5的跃迁特性(transitioncharacteristic)。

当信号S5的电压(即晶体管T1的栅极电压)达到其阈值电压时，晶体管T1被激活。根据晶体管T1的栅极电压的升高，晶体管T1的漏极电流也逐渐升高，这样，将传输路径27的电位电平逐渐下拉至L电平。

当信号S3为L电平时，箝位电路46的节点ND被已激活的晶体管T16和电阻R25上拉至高电位电压VDE的电平。当将信号S3从L电平变为H电平以解除激活晶体管T16时，信号S5将晶体管T15从解除激活状态切换到激活状态，以将节点ND的电位逐渐降低至L电平。

换言之，箝位电路46下拉节点ND的电位电平，该节点ND的电位电平类似于传输路径27的电位电平。此时，耦接于节点ND与晶体管T15的栅极端子之间的波形整形电容C1与节点ND和晶体管T15的栅极端子交流耦合。晶体管T15的栅极端子耦接于下拉晶体管T1的栅极端子。因此，由于电容C1带来的交流耦合的影响，晶体管T1栅极端子的电位电平逐渐升高至H电平。

当信号So从L电平升高到H电平，反相器电路43输出从H电平变为L电平的信号S3。响应于已从H电平变为L电平的信号S3，箝位电路46的晶体管T16从解除激活状态变为激活状态。在这种情况下，反相器电路45的输出信号S5从H电平变为L电平。晶体管T1响应于信号S5而从激活状态变为解除激活状态，并且传输路径27从被下拉至L电平的状态变为浮置(高阻抗)状态。在这种情况下，传输路径27的电位被图3所示的电阻R12上拉至H电平。将反相器电路45的输出信号S5提供到箝位电路46。因此，箝位电路46将节点ND的电位上拉至类似于传输路径27的电位电平的H电平。

[当未向输入/输出电路34施加高电位电压VDE时]

未施加高电位电压VDE的情况假设了当总线接口***中的功率(功耗)管理时的状态，即低功耗状态。例如，在包括有输入/输出电路34的器件22中，当期望获得***总线上的输入/输出电路34的运行停止状态时，关断器件22的电源。在这种情况下，外部端子P2处于浮置状态。

此时，耦接至传输路径27的其它器件(例如，图3所示的器件21、23和24)处于激活状态并可彼此进行通信。在这种情况下，在其它设备之间(例如器件21和器件23之间)通信的信号的变化会通过传输路径27被发送至如图5所示的外部端子P2。

这里，如图5所示，波形整形电容C1耦接于箝位电路46的晶体管T15的漏极和栅极之间，并未耦接于下拉晶体管T1的漏极和栅极之间。因此，即使外部端子P2的电位电平改变，交流耦合也不会如传统电路那样作用于下拉晶体管。这样，晶体管T1的栅极节点的状态不会变化。因此，即使关断高电位电压，耦接至器件22的输入/输出电路34的外部端子P2也仍处于稳定的浮置状态。

因此，如图6A所示，当受到晶体管T1的寄生电容的影响时，晶体管T1的栅极电压VG会波动到稍高于地电平的电平。该栅极电压VG低于晶体管T1的阈值电压，这样，晶体管T1保持在稳定的解除激活状态。因此，传输路径27的电压Vc的波形保持如图6A所示的正常的波形。

图6B示出当将波形整形电容C1耦接于下拉晶体管T1的漏极和栅极之间时的波形来作为对照。在这种情况下，如图6B所示，当基于传输路径27的状态中的变化而受到由波形整形电容C1带来的交流耦合影响时，晶体管T1的栅极电压VG有大幅度波动。这样，晶体管T1的栅极电压VG可能不会稳定地保持在L电平。因此，在耦接至传输路径27的其它器件间通信的信号的波形变为图6B中由实线所示出的波形。

本实施例的输出电路具有以下优点。

(1)第一晶体管T1响应于信号S5而被激活和解除激活。已被激活的晶体管T1下拉耦接至外部端子P2的传输路径27的电位电平。将传输路径27中信号的波形进行整形的电容C1的第一端耦接至第一晶体管T1的栅极端子。电容C1的第二端耦接至箝位电路46。

箝位电路46包括晶体管T15和耦接至晶体管T15漏极端子的电阻R25。例如，晶体管T15可以类似于晶体管T1的方式形成。电容C1的第二端耦接至位于晶体管T15的漏极端子与电阻R25之间的节点ND。

类似于下拉晶体管T1，将箝位电路46的晶体管T15激活和解除激活。因此，耦接至电容C1第二端的节点ND的电位也以与传输路径27的状态变化类似的方式变化。电容C1与节点ND和晶体管T15的栅极端子交流耦合，并控制晶体管T15的栅极电压的上升波形斜率和下降波形斜率。电容C1和箝位电路46可包括于输出波形斜率控制电路中。晶体管T15的栅极端子耦接于下拉晶体管T1的栅极端子。这样，晶体管T1的栅极电压的斜率由电容C1的交流耦合作用来控制。因此，可以控制耦接至晶体管T1的外部端子P2处的信号下降的斜率，即传输路径27的电位电平的下降率。

波形整形电容C1并未耦接于晶体管T1(其下拉耦接至外部端子P2的传输路径27的电位)的栅极端子与外部端子P2之间。因此，当未向器件22施加高电位电压VDE时(例如，关断电源)，即使传输路径27的电位电平被其它器件的运行所改变，晶体管T1的栅极电压也会实质上保持在地电平。这样，抑制了由于晶体管T1的运行所造成的在传输路径27中信号波形的不期望的变化。

本领域技术人员可以理解，上述实施例可以不脱离本发明的精神或范围的其它多种方式来实施。尤其可以理解，上述实施例可以以下方式来实施。

输入/输出电路34可形成为从电路34中省略掉输入电路(电阻R31和缓冲电路51)功能的输出电路。

形成输入/输出电路34的晶体管不限于MOS晶体管，也可以为双极型晶体管。

将信号S3提供到箝位电路46的晶体管T16的栅极端子。可替换地，晶体管T16的栅极可耦接到地GND，以利用具有高阻抗部分的元件来上拉节点ND的电位，即激活晶体管T16。另外，可省略晶体管T16，并可由电阻R25来将节点ND上拉到高电位电压。

在图4中，示出了第一高电位电压VDI和第二高电位电压VDE，然而可将上述输出电路(输入/输出电路)的结构应用于将单个电压施加至逻辑电路31以及输入/输出电路33和34的器件(即以单个电源电压运行的器件)。在这种情况下，省略转换电路32。

下文关联于上述实施例而公开。

输出电路可包括第一晶体管、第二晶体管、电容、驱动电路以及箝位电路。第一晶体管可由N沟道MOS晶体管形成。第一晶体管包括耦接至外部端子的漏极端子以及接收第一驱动信号的栅极端子，并根据第一驱动信号驱动外部端子处的电位。电容包括第一端和第二端，电容的第一端耦接至第一晶体管的栅极端子。第二晶体管可由N沟道MOS晶体管形成。第二晶体管包括耦接至电容第一端的栅极端子以及耦接至电容第二端的漏极端子。第一晶体管耦接至外部端子，而第二晶体管不耦接至外部端子。驱动电路产生驱动第一和第二晶体管的第一驱动信号。箝位电路(输出波形斜率控制电路)将电容的第二端箝位至与第一晶体管的运行对应的电位。

本文列举的全部示例和条件性语言是为了教示性的目的，以帮助读者理解本发明的原理以及发明人为了促进技术而贡献的概念，并应解释为不局限于这些具体列举的示例和条件，说明书中这些示例的组织也不涉及显示本发明的优劣。尽管已经详细描述了本发明的实施例，但应理解在不脱离本发明的精神和范围的情况下可作出各种变化、替换以及更改。

Claims (12)

1.一种输出电路，包括：

第一晶体管，耦接至外部端子并包括接收第一驱动信号的栅极端子，其中所述第一晶体管根据所述第一驱动信号驱动所述外部端子处的电位；

电容，包括第一端和第二端，所述第一端耦接至所述第一晶体管的栅极端子；以及

箝位电路，将所述电容的第二端箝位至与所述第一晶体管的运行对应的电位。

2.根据权利要求1所述的输出电路，其中所述箝位电路包括：

第二晶体管，耦接至所述电容的第二端并包括接收所述第一驱动信号的栅极端子，该第二晶体管具有与所述第一晶体管相同的导电类型；以及

电阻，上拉耦接所述第二晶体管和所述电容的耦接节点处的电位。

3.根据权利要求2所述的输出电路，其中所述箝位电路还包括与所述电阻串联耦接的第三晶体管，该第三晶体管具有不同于所述第一晶体管的导电类型，

其中所述第三晶体管由第二驱动信号来驱动，该第二驱动信号与驱动所述第二晶体管的所述第一驱动信号相位一致。

4.根据权利要求1所述的输出电路，其中所述第一晶体管包括不是耦接至所述电容而是耦接至所述外部端子的漏极端子。

5.根据权利要求1所述的输出电路，其中所述第一晶体管为N沟道MOS晶体管。

6.根据权利要求2所述的输出电路，其中：

所述第二晶体管包括不是耦接至所述外部端子而是耦接至所述电容第二端的漏极端子；以及

所述第二晶体管的栅极端子耦接至所述电容的第一端。

7.根据权利要求2所述的输出电路，其中所述第一晶体管和所述第二晶体管为N沟道MOS晶体管。

8.根据权利要求1所述的输出电路，还包括：

驱动电路，产生驱动所述第一晶体管和所述箝位电路的所述第一驱动信号；以及

当所述第一晶体管被所述第一驱动信号激活时，所述箝位电路响应于所述第一驱动信号而将所述电容的第二端下拉至低电位电平。

9.根据权利要求1所述的输出电路，其中所述箝位电路和所述电容用作输出波形斜率控制电路，其中所述箝位电路基于所述第一驱动信号与所述电容共同控制所述第一晶体管栅极端子处的电位，以调节输出到所述外部端子的输出信号的斜率。

10.根据权利要求1所述的输出电路，其中：

所述第一晶体管包括接收低电位电压的源极端子和耦接至所述外部端子的漏极端子；以及

所述箝位电路包括：

第二晶体管，包括耦接至所述电容第一端的栅极端子、被施加了低电位电压的源极端子以及耦接至所述电容第二端的漏极端子；以及

电阻，包括耦接至所述第二晶体管漏极端子的第一端以及被施加了高电位电压的第二端。

11.一种***，包括：

多个器件，通过耦接至外部端子的传输路径彼此通信，所述多个器件中的每一个均包括输出电路，所述输出电路包括：

晶体管，耦接至所述外部端子并包括接收第一驱动信号的栅极端子，其中所述晶体管根据所述第一驱动信号驱动所述外部端子处的电位；

电容，包括第一端和第二端，所述第一端耦接至所述晶体管的栅极端子；以及

箝位电路，将所述电容的第二端箝位至与所述晶体管的运行对应的电位。

12.一种控制输出电路的方法，该输出电路包括晶体管和电容，所述晶体管耦接至外部端子并包括接收第一驱动信号的栅极端子，所述电容包括耦接至所述晶体管栅极端子的第一端并包括第二端，该方法包括：

根据所述第一驱动信号由所述晶体管驱动所述外部端子处的电位；以及

将所述电容的第二端箝位至与所述晶体管的运行对应的电位。

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