CN102611684B - 一种基于前馈模式的物理不可克隆功能模块及其实现方法 - Google Patents

Abstract

本发明公开了一种基于前馈模式的物理不可克隆功能模块，该功能模块包括：两路选择器、前馈逻辑电路和判优器；多个所述两路选择器级联后输出端与判优器的输入端连接；前馈逻辑电路的输入端与两路选择器的输入端或输出端连接，前馈逻辑电路的输出端加载到后级两路选择器的选择端。本发明还公开了基于前馈模式的物理不可克隆功能模块的实现方法。本发明克服了现有的物理不可克隆功能模块输出二进制序列中0和1数量相差较大和攻击者可以获取足够多的输入输出序列对其进行仿真的缺陷，达到了输出序列更有随机性的目的。

Description

一种基于前馈模式的物理不可克隆功能模块及其实现方法

技术领域

本发明涉及一种用于物联网安全的物理不可克隆功能模块，特别是涉及一种基于前馈模式的物理不可克隆功能模块，同时还涉及使用该模块实现物理不可克隆功能的实现方法。

背景技术

近年来，随着物联网的出现和成长，其独有的安全问题引发了基于物联网的安全协议的研究热潮。目前，国内外提出了一系列的安全认证协议，但这些协议都存在某种缺陷或不足，至今仍未能提出一种安全、高效、实用的，能适用于物联网***安全问题的解决方案。而基于物理不可克隆功能（physical uncloneable function）的安全协议的出现填补了这种空白，该基于物理层对终端进行认证和密钥协商的机制以其简单和不可破解性得到关注。这种安全协议的核心是物理不可克隆功能的实现，它既要具有可靠性又要使得攻击者无法破解。目前出现的PUF实现方案大体上分为三种：基于FPGA中SRAM的PUF实现（IPUF），基于交叉耦合逆变电路的PUF实现（BPUF），基于仲裁器的PUF实现(ABPUF) 。其中IPUF是基于同一SRAM上电后每个位置的存储单元都具有其相对固定的状态而不同SRAM上电后相同位置存储单元的状态不具有相关性这一事实，但是由于大多数使用SRAM的处理器或者控制器都会在上电后先对SRAM进行清零操作，以致很难提取上电后SRAM每个存储单元的上电初值，所以这种实现方式的广泛应用就受到了限制。而BPUF是人为实现每个存储单元的内部竞争以引发每个存储单元发生类似与初上电时进行的竞争操作，由于需要隔离每个存储单元实现起来较为复杂并且将其应用与安全协议结合较为困难，也对其应用产生了负面影响。ABPUF则基于级联的选择器长链的两路信号传输延迟竞争的特点，实现起来较为容易，但是也由于其过于简单如果获得较多的输入输出序列有可能以一定的概率猜测对应特定输入的输出序列。并且其输出序列中0和1的个数相差较大，每个ABPUF都会相应的倾向于取0或取1，导致输出序列的随机性较差。

   从可实现性角度，以ABPUF为佳，但是单纯的ABPUF很难达到期望的性能，因此必须对ABPUF加以改进使得攻击者不能获取足够的输入输出信息来对其进行破解，并尽量保证输出序列中0和1的个数较为接近。

发明内容

发明目的：本发明的目的是为了解决现有技术的不足，提供一种克服了ABPUF可能被破解缺陷的，安全性极高的，且不可克隆的，基于前馈模式的物理不可克隆功能模块，同时还提供了基于该模块实现物理不可克隆功能的方法。

技术方案：为了实现以上目的，本发明所述的一种基于前馈模式的物理不可克隆功能模块，包括：两路选择器、前馈逻辑电路和判优器；

所述两路选择器包括：两个输入端：输入端A和输入端B，两个输出端:输出端A和输出B，和一个选择端；当选择端输入0时，输入端A连接输出端A，输入端B连接输出端B，当选择端输入1时，输入端和输出端交叉相连, 输入端A连接输出端B，输入端B连接输出端A。

所述前馈逻辑电路包括：两个输入端：输入端C和输入端D,一个输出端:输出端C；其输入端C和输入端D的位置随机生成，输出端C的位置也是随机生成，但是输入端C和输入端D在输出端C的前面，即构成前馈模式。

所述判优器包括：两个输入端：输入端E和输入端F,一个输出端：输出端D；当输入端E先变成1时，输出端D输出为1，当输入端F先变成1时，输出端D输出为0；即使未能满足建立时间的要求，判优器的输出也会进入一个稳定状态，尽管这个状态不可预知，但它不是0就是l。该判优器还具有自动跳出亚稳态的功能。如果它进入亚稳态，则它只需经过一个随机的延迟就能回到稳定状态。

多个所述两路选择器级联后输出端与判优器的输入端连接；前馈逻辑电路的输入端与两路选择器的输入端或输出端连接；前馈逻辑电路的输出端与后级两路选择器的选择端连接；多个级联的两路选择器中若干个两路选择器的选择端与前馈逻辑电路的输出端相连，用于控制后级两路选择器的选择状态。

由于基于前馈模式的物理不可克隆功能模块中若干两路选择器的选择端不由外部输入，这些两路选择器的选择端与前馈逻辑电路的输出端相连，这样前馈逻辑电路的输出端C加载到后级此类两路选择器的选择端，用于控制后级两路选择器的选择状态。当前馈逻辑电路输出端输出为1时，其所加载到的两路选择器，输入端A连接输出端A，输入端B连接输出端B；当前馈逻辑电路输出端输出为0时，其所加载到的两路选择器，输入端和输出端交叉相连, 输入端A连接输出端B，输入端B连接输出端A。

本发明中所述判优器由一个有两输入端的边沿触发式D触发器组成。判优器使用D触发器，而非传统的D锁存器，使得该判优器即使未能满足建立时间的要求，它的输出也会进入一个稳定状态，尽管这个状态不可预知，但它不是0就是l，同时该判优器还具有自动跳出亚稳态的功能；如果它进入亚稳态，则它只需经过一个随机的延迟就能回到稳定状态；因此，采用D触发器提高了***的稳定性。

本发明还公开了基于前馈模式的物理不可克隆功能模块的实现方法，所述基于前馈模式的物理不可克隆功能模块与FPGA连接，所述方法的具体步骤如下：

（1）将基于前馈模式的物理不可克隆功能模块对应的控制程序下载到FPGA中；

（2）在级联的两路选择器的最前面一个的输入端加上每个时钟周期恒为1的信号源；

（3）提供伪随机的64位的输入二进制序列加载到级联的两路选择器的选择端；

（4）提供伪随机的64位输入二进制序列加载到两路选择器选择端后，信源信号通过级联的两路选择器的两路竞争路径到达判优器，其中信号到达每个前馈逻辑电路时，前馈逻辑电路将信号经过逻辑判优，前馈逻辑电路的判优结果输出加到后级的两路选择器的选择端；所述逻辑判优的优规则为：由于前馈逻辑电路两个输入端C和输入端D分别连接着其之前的若干个两路选择器级联构成的长链的输出端，这条长链的两个输出端口存在不同的延时并且之间存在竞争关系，如与输入端C相连的两路选择器长链输出端信号先到达前馈逻辑电路，则前馈逻辑电路的输出端C输出1，否则前馈逻辑电路的输出端C输出0；

（5）判优器根据两路信号到达的先后顺序，确定输出为1还是0；

（6）重复（2）至（5），直到输出64位二进制序列为止。

有益效果：本发明与现有技术相比具有以下优点：

1、本发明所述模块克服了现有的物理不可克隆功能电路输出二进制序列中0和1数量相差较大和攻击者可以获取足够多的输入输出序列对其进行仿真的缺陷，输出了更有随机性的输出序列，同时将部分两路选择器的输入对外隐藏，使得该物理不可克隆功能模块失去了被软件仿真的可能性，应用更方便、安全；

2、本发明中判优器使用D触发器，而非传统的D锁存器，使得该判优器即使未能满足建立时间的要求，它的输出也会进入一个稳定状态，尽管这个状态不可预知，但它不是0就是l，同时该判优器还具有自动跳出亚稳态的功能。如果它进入亚稳态，则它只需经过一个随机的延迟就能回到稳定状态，因此，采用D触发器提高了***的稳定性；

3、本发明中级联的两路选择器的***使用前馈逻辑电路，保证了一些两路选择器的选择端并非来自外部输入序列，并且前馈模块的输入输出位置随机选取使输出序列更具有随机性，即输出序列中0和1的个数比传统的PUF更为接近，由于采用前馈模式，攻击者不能获取真正的输入输出序列，使用软件模拟的方法变的不可能，保证了该PUF的安全性和不可克隆性；

4、本发明所述基于前馈模式的物理不可克隆功能模块扩展灵活使用方便。

附图说明

图1为本发明的结构示意图。

图2为本发明中两路选择器的电路原理图。

图3为本发明中判优器的电路原理图。

图4为本发明中前馈逻辑电路的电路原理图。

图5为本发明中判优器的示意图。

具体实施方式

下面结合附图和具体实施例，进一步阐明本发明，应理解这些实施例仅用于说明本发明而不用于限制本发明的范围，在阅读本发明之后，本领域技术人员对本发明的各种等价形式的修改均落于本申请所附权利要求所限定的范围。

实施例

如图1所示的一种基于前馈模式的物理不可克隆功能模块，包括：两路选择器、前馈逻辑电路和判优器；所述两路选择器包括：两个输入端：输入端A和输入端B，两个输出端:输出端A和输出B，和一个选择端；当选择端输入0时，输入端A连接输出端A，输入端B连接输出端B，当选择端输入1时，输入端和输出端交叉相连, 输入端A连接输出端B，输入端B连接输出端A（如图2所述）。两路选择器的输入端和输出端无论是交叉相连还是顺序相连，两条路径的时延相差都会很小，因此如要提取这微小的竞争时延差需要级联很多个两路选择器，这样最终的竞争时延差才能够被输出端的判优器成功的提取。

所述前馈逻辑电路包括：两个输入端：输入端C和输入端D,一个输出端:输出端C；其输入端C和输入端D的位置随机生成，输出端C的位置也是随机生成，但是输入端C和输入端D在输出端C的前面，即构成前馈模式；

所述判优器包括：两个输入端：输入端E和输入端F,一个输出端：输出端D；所述判优器由一个有两输入端的边沿触发式D触发器组成；多个所述两路选择器级联后输出端与判优器的输入端连接；前馈逻辑电路的输入端与两路选择器的输入端或输出端连接，前馈逻辑电路的输出端加载到后级两路选择器的选择端。

本实施例所述基于前馈模式的物理不可克隆功能模块与FPGA连接，所述方法的具体步骤如下：

（1）将基于前馈模式的物理不可克隆功能模块对应的控制程序下载到FPGA中；

（2）在级联的两路选择器的最前面一个的输入端加上每个时钟周期恒为1的信号源；

（3）提供伪随机的64位的输入二进制序列加载到级联的两路选择器的选择端；

（4）提供伪随机的64位输入二进制序列加载到两路选择器选择端后，信源信号通过级联的两路选择器的两路竞争路径到达判优器，其中信号到达每个前馈逻辑电路时，前馈逻辑电路将信号经过逻辑判优，判优规则为：由于前馈逻辑电路两个输入端C和输入端D分别连接着其之前的若干个两路选择器构成的长链的输出端，这条长链的两个输出端口存在不同的延时并且之间存在竞争关系，如与输入端C相连的两路选择器长链输出端信号先到达前馈逻辑电路，则前馈逻辑电路的输出端C输出1，否则前馈逻辑电路输出端C输出0；前馈逻辑电路的判优输出加到后级的两路选择器的选择端；

（5）判优器根据两路信号到达的先后顺序，确定输出为1还是0；

（6）重复（2）至（5），直到输出64位二进制序列为止。

本实施例中，当在信号源的位置每个时钟周期输出恒为1后，将64位二进制序列加载到相应的64个选择器的选择端，当信号到达前馈逻辑电路的输入端时，该前馈逻辑电路将对两路信号进行逻辑判优并输出一个比特加载到后面随机确定位置的一个两路选择器的选择端，信号经过所有两路选择器、前馈逻辑电路处理后最终到达判优器，判优输出1比特二进制数据；这样64个周期输出64位二进制序列，使得输入和输出序列的个数相等，每个周期输出一个比特，如果需要输出长度更长的序列只需从更多周期取出输出端数据即可。如果同时想增加输入端的个数只需照此结构扩展，灵活方便。

Claims (3)

1.一种基于前馈模式的物理不可克隆功能模块，其特征在于：包括两路选择器、前馈逻辑电路和判优器；

所述两路选择器包括:两个输入端：输入端A和输入端B，两个输出端:输出端A和输出端B，和一个选择端；当选择端输入0时，输入端A连接输出端A，输入端B连接输出端B；当选择端输入1时，输入端和输出端交叉相连, 输入端A连接输出端B，输入端B连接输出端A；

所述前馈逻辑电路包括：两个输入端：输入端C和输入端D,一个输出端：输出端C；其输入端C和输入端D的位置随机生成，输出端C的位置也是随机生成，但是输入端C和输入端D在输出端C的前面，即构成前馈模式；

所述判优器包括：两个输入端：输入端E和输入端F,一个输出端：输出端D；当输入端E先变成1时，输出端D输出为1；当输入端F先变成1时，输出端D输出为0；

多个所述两路选择器级联后输出端与判优器的输入端连接；前馈逻辑电路的输入端与两路选择器的输入端或输出端连接；前馈逻辑电路的输出端与后级两路选择器的选择端连接；多个级联的两路选择器中若干个两路选择器的选择端与前馈逻辑电路的输出端相连，用于控制后级两路选择器的选择状态。

2.根据权利要求1所述的一种基于前馈模式的物理不可克隆功能模块，其特征在于：所述判优器由一个有两个输入端的边沿触发式D触发器构成。

3.根据权利要求2所述的一种基于前馈模式的物理不可克隆功能模块的实现方法，其特征在于：所述基于前馈模式的物理不可克隆功能模块与FPGA连接，所述方法的具体步骤如下：

（1）将基于前馈模式的物理不可克隆功能模块对应的控制程序下载到FPGA中；

（2）在级联的两路选择器的最前面一个的输入端加上每个时钟周期恒为1的信号源；

（3）提供伪随机的64位的输入二进制序列加载到级联的两路选择器的选择端；

（4）提供伪随机的64位输入二进制序列加载到两路选择器选择端后，信源信号通过级联的两路选择器的两路竞争路径到达判优器，其中信号到达每个前馈逻辑电路时，前馈逻辑电路将信号经过逻辑判优，逻辑判优后的前馈逻辑电路输出端C加到后级的两路选择器的选择端；

（5）判优器根据两路信号到达的先后顺序，确定输出为1还是0；

（6）重复（2）至（5），直到输出64位二进制序列为止。

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