CN102609380B - 基于axi总线的sdram控制器写数据快速响应方法 - Google Patents
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Abstract
本发明提供了一种基于AXI总线的SDRAM控制器写数据快速响应方法，其中SDRAM控制器在接收到各AXI主设备发送的写数据命令请求时，SDRAM控制器将各写数据命令放到读写命令队列寄存器中等待处理，同时将各AXI主设备要写的数据放到数据缓存区中等待处理，此时SDRAM控制器不用等待要写的数据写到SDRAM控制器的外部设备，而是直接向各AXI主设备对应发出写数据完成的响应；当有某一AXI主设备同时向SDRAM控制器进行读数据操作时，SDRAM控制器需通过地址过滤模块进行过滤相同地址的写操作，来避免SDRAM控制器读写数据时数据缓存区中数据的一致性遭到破坏；从而提高了SDRAM控制器写数据的效率。
Description
【技术领域】
本发明涉及SOC芯片的设计领域，特别涉及一种基于AXI总线的SDRAM控制器写数据快速响应方法。
【背景技术】
SDARM控制器是SOC芯片中的重要模块，主要负责SOC***中动态数据的存储。AMBA3AXI总线广泛应用于嵌入SOC芯片中，目前支持AMBA3AXI总线的SDRAM控制器被广泛应用在SOC***芯片。提高SDRAM总线的数据处理能力是设计SDRAM控制器一个重要指标。
目前的SDRAM控制器的结构，如图1所示，SDRAM包括AXI总线接口、数据缓存区、读写命令队列寄存器、仲裁器、命令/数据处理单元以及SDRAM协议控制器，其中AXI总线接口主要用来将AXI主设备上的读写命令转换成SDRAM控制器内部命令并提交给仲裁器仲裁，同时将数据写入数据缓存区，仲裁后的命令放到读写命令队列寄存器中等待处理。当命令/数据处理单元同时接收到仲裁后的写命令和要写入的数据后，将要写的数据写到SDRAM控制器的外部设备；等到数据处理完成后，AXI总线接口向AXI主设备发出传输完成的响应信号，如果是读数据命令，同时返回读数据给AXI主设备。为了提高SDRAM协议控制器的执行效率，目前的SDRAM控制器普遍支持写数据的缓存功能，并且写命令和读数据命令根据SDRAM的特性进行仲裁。
但是目前的SDRAM控制器在应用中，要是有多个AXI主设备同时频繁的向SDRAM控制器进行数据读写，其中多个AXI主设备中的一个主设备的写数据可能一直存放于数据缓存区中得不到及时处理，这样会让SDRAM协议控制器往片外的SDRAM外设写数据的时间变得很长，这样该AXI主设备在数据发出很长一段时间后才能收到响应信号，这样会一直处于等待状态，不做进一步的处理，影响了该AXI主设备的执行效率。例如：如图1中，以AXI主设备0为例，SDRAM控制器在处理AXI主设备0的写数据请求时通常的处理流程是：先开始WR0，然后WR1，最后WR2。WR0：AXI主设备0发出一个写请求，并且把写数据发送给SDRAM控制器；WR1：SDRAM控制器将写数据发送到片外的SDRAM外设中；WR2：当数据成功写到片外SDRAM后，AXI从设备接口向AXI主设备0回复OKAY(同意)响应，表示当前的写数据传输完成。此时，如果有多个AXI主设备同时频繁的向SDRAM控制器进行数据读写，某时间中AXI主设备0的写数据可能一直存放于缓存中得不到及时处理，这样会让WR1的时间变得很长，这样AXI主设备0在数据发出很长一段时间后才能收到响应信号，这样会一直处于等待状态，不做进一步的处理，影响了该AXI主设备的执行效率。
现有技术中提供了一种“同步动态存储器的访问控制方法及同步动态存储器控制器”，见公开号为：CN101021819，公开日为：2007.08.22的中国专利，其中同步动态存储器SDRAM的访问控制方法，其特征点是，包括：SDRAM控制器收到对SDRAM的访问命令后，判断自身缓存的访问命令中是否存在与收到的访问命令同行的操作，如果存在，则将收到的访问命令***同行的缓存访问命令之后，优先执行同行访问命令；否则，按照正常调度流程将收到的访问命令***调度队列中。其中同步动态存储器SDRAM控制器，其特征点是，包括：片内总线协议接口、主控制单元、以及与SDRAM各区一一对应的区控制单元，其中，主控制单元，用于将收到的来自片内总线协议接口的访问命令广播给各个区控制单元，并用于接收来自区控制单元的区操作申请，将访问权限优先授予存在同行操作的区所对应的区控制单元；区控制单元，用于将收到的属于本区的的访问命令***调度队列中，并向主控制单元发送区操作申请，在获得访问权限后对相应的区进行访问。该发明根据SDRAM的特点提出一种仲裁和调度算法，其调度算法中是将SDRAM同行命令进行一起处理和多区处理等；该发明并不能实现SDRAM控制器写数据的快速响应。
【发明内容】
本发明要解决的技术问题，在于提供基于AXI总线的SDRAM控制器写数据快速响应方法。
本发明是这样实现的：一种基于AXI总线的SDRAM控制器写数据快速响应方法，所述SDRAM控制器包括AXI从设备接口、数据缓存区、读写命令队列寄存器、仲裁器、命令/数据处理单元以及SDRAM协议控制器；所述SDRAM控制器还包括地址过滤模块；
所述方法为：SDRAM控制器在接收到与AXI总线连接的各AXI主设备发送的写数据命令请求时，SDRAM控制器通过所述AXI从设备接口将各写数据命令转化成SDRAM控制器内部命令并经过所述地址过滤模块提交给所述仲裁器仲裁，仲裁后的各写数据命令放到所述读写命令队列寄存器中等待处理，同时将各AXI主设备要写的数据放到所述数据缓存区中等待处理，此时SDRAM控制器不用等待要写的数据写到SDRAM控制器的外部设备，而是直接向各AXI主设备对应发出写数据完成的响应；当有某一AXI主设备同时向SDRAM控制器进行读数据操作时，则SDRAM控制器需通过所述的地址过滤模块进行过滤相同地址的写操作，来避免SDRAM控制器读写数据时所述数据缓存区中数据的一致性遭到破坏；
所述地址过滤模块进行过滤相同地址的写操作具体为：所述地址过滤模块接收到某一AXI主设备发送的读数据命令后，先将该读数据命令的地址和所述读写队列寄存器中的各写数据命令对应的地址进行比较是否一致，否，则按正常调度流程进行操作；是，则将当前的读数据命令进行锁止，直到所述读写队列寄存器中与该读数据命令的地址关联的所有写数据命令都进行将要写的数据写到SDRAM控制器的外部设备后，再将该读数据命令送到所述仲裁器进行仲裁，仲裁后的读数据命令放到所述读写命令队列寄存器中，当命令/数据处理单元接收到仲裁后的读数据命令时，从SDRAM控制器的外部设备读取所要的数据经所述SDRAM协议控制器返回给所述发送读数据命令的AXI主设备；所述地址过滤模块包括至少一地址比较器和至少一读控制单元；一个地址比较器对应一个读控制单元；所述读写命令队列寄存器与所述地址比较器连接；所述地址比较器分别接受一AXI主设备的读数据命令的地址和所述读写命令队列寄存器中的各写数据命令对应的地址，这样通过比较器进行判断该读数据命令的地址和所述读写队列寄存器中的各写数据命令对应的地址是否一致；读控制单元是将AXI主设备的读数据命令进行锁止操作或者是直接送到所述仲裁器进行仲裁。
进一步地，所述正常调度流程进行操作即为所述命令/数据处理单元接收各写数据命令以及各写数据命令对应的要写的数据，通过所述SDRAM协议控制器将所述各要写的数据写到SDRAM控制器的外部设备，同时将所述读数据命令送到所述仲裁器进行仲裁，仲裁后的读数据命令放到所述读写命令队列寄存器中，当命令/数据处理单元接收到仲裁后的读数据命令时，从SDRAM控制器的外部设备读取所要的数据经所述SDRAM协议控制器返回给所述发送读数据命令的AXI主设备。
本发明的优点在于：本发明在现有的SDRAM控制器上进行了改进，加入了地址过滤模块，且其中SDRAM控制器在接收到各AXI主设备发送的写数据命令请求时，SDRAM控制器将各写数据命令放到读写命令队列寄存器中等待处理，同时将各AXI主设备要写的数据放到数据缓存区中等待处理，此时SDRAM控制器不用等待要写的数据写到SDRAM控制器的外部设备，而是直接向各AXI主设备对应发出写数据完成的响应；但是这样处理会造成SDRAM控制器中数据一致性被破坏的问题。为了解决这个问题，在SDRAM控制器上加入地址过滤模块，当某一AXI主设备同时向SDRAM控制器进行读数据操作时，SDRAM控制器需通过地址过滤模块进行过滤相同地址的写操作，来避免SDRAM控制器读写数据时数据缓存区中数据的一致性遭到破坏；从而提高了SDRAM控制器写数据的效率，缩短AXI总线写数据的响应时间，提高总线运行效率。
【附图说明】
图1是现有技术中SDRAM控制器的结构示意图。
图2是本发明SDRAM控制器的工作原理框图。
图3是本发明SDRAM控制器的地址过滤模块的结构示意图。
【具体实施方式】
请参阅图2所示，本发明的一种基于AXI总线的SDRAM控制器写数据快速响应方法，所述SDRAM控制器包括AXI从设备接口1、数据缓存区2、读写命令队列寄存器3、仲裁器4、命令/数据处理单元5以及SDRAM协议控制器6，还包括地址过滤模7；
所述方法为：SDRAM控制器在接收到与AXI总线连接的各AXI主设备发送的写数据命令请求时，SDRAM控制器通过所述AXI从设备接口1将各写数据命令转化成SDRAM控制器内部命令并经过所述地址过滤模块7提交给所述仲裁器4仲裁，仲裁后的各写数据命令放到所述读写命令队列寄存器3中等待处理，同时将各AXI主设备要写的数据放到所述数据缓存区2中等待处理，此时SDRAM控制器不用等待要写的数据写到SDRAM控制器的外部设备8，而是直接向各AXI主设备对应发出写数据完成的响应；这样就会减少各AXI主设备写数据的等待时间；但是这样处理会造成SDRAM控制器中数据一致性被破坏的问题；举个简单的例子，假设有两个AXI主设备，以图2中AXI主设备R0和AXI主设备R1为例，AXI主设备R0和AXI主设备R1有数据交换即进行FM时，会同时访问同一片SDRAM地址，假设AXI主设备R0写一组数据到SDRAM控制器的数据缓存区2中，完成以后AXI主设备R0通知AXI主设备R1去相同地址中读取数据；AXI主设备R1得到通知后立即通过AXI总线的读通道向SDRAM控制器中读数据，这个时候有可能AXI主设备R0的写数据还保存在SDRAM控制器的数据缓存区2中没有写到SDRAM控制器的外部设备8中，这样就造成AXI主设备R1读到的是旧数据(即不是从SDRAM控制器的外部设备8中得到的)，从而照成数据的一致性遭到破坏。为了提高AXI总线的写数据的执行效率并且避免SDRAM控制器中的数据一致性遭到破坏，在设计SDRAM控制器时加一个地址过滤模块7进行处理，即当有某一AXI主设备同时向SDRAM控制器进行读数据操作时(即图2中的RD0)，则SDRAM控制器需通过所述的地址过滤模块7进行过滤相同地址的写操作，来避免SDRAM控制器读写数据时所述数据缓存区2中数据的一致性遭到破坏；
所述地址过滤模块7进行过滤相同地址的写操作具体为：所述地址过滤模块7接收到某一AXI主设备发送的读数据命令后，先将该读数据命令的地址和所述读写队列寄存器3中的各写数据命令对应的地址进行比较是否一致，否，则按正常调度流程进行操作；是，则将当前的读数据命令进行锁止，直到所述读写队列寄存器3中与该读数据命令的地址关联的所有写数据命令都进行将要写的数据写到SDRAM控制器的外部设备8后，再将该读数据命令送到所述仲裁器4进行仲裁，仲裁后的读数据命令放到所述读写命令队列寄存器3中，当命令/数据处理单元5接收到仲裁后的读数据命令时，从SDRAM控制器的外部设备8读取所要的数据(即图2中的RD1)经所述SDRAM协议控制器6返回给所述发送读数据命令的AXI主设备(即图2中的RD2)。
其中所述正常调度流程进行操作即为所述命令/数据处理单元5接收各写数据命令以及各写数据命令对应的要写的数据，通过所述SDRAM协议控制器6将所述各要写的数据写到SDRAM控制器的外部设备8，同时将所述读数据命令送到所述仲裁器4进行仲裁，仲裁后的读数据命令放到所述读写命令队列寄存器3中，当命令/数据处理单元5接收到仲裁后的读数据命令时，从SDRAM控制器的外部设备8读取所要的数据(即图2中的RD1)经所述SDRAM协议控制器返回给所述发送读数据命令的AXI主设备(即图2中的RD2)。
这里值得一提的是：如图3所示，所述地址过滤模块7包括至少一地址比较器71和至少一读控制单元72；图3中有N个地址比较器71和N个读控制单元72，所述N为大于等于1的自然数，其一个地址比较器71对应一个读控制单元72；所述读写命令队列寄存器3与所述地址比较器71连接；所述地址比较器71分别接受一AXI主设备的读数据命令的地址和所述读写命令队列寄存器3中的各写数据命令对应的地址，这样通过比较器71进行判断该读数据命令的地址和所述读写队列寄存器3中的各写数据命令对应的地址是否一致；其读控制单元72是将AXI主设备的读数据命令进行锁止操作或者是直接送到所述仲裁器4进行仲裁。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。
Claims (2)
1.一种基于AXI总线的SDRAM控制器写数据快速响应方法，所述SDRAM控制器包括AXI从设备接口、数据缓存区、读写命令队列寄存器、仲裁器、命令/数据处理单元以及SDRAM协议控制器；其特征在于：所述SDRAM控制器还包括地址过滤模块；
所述方法为：SDRAM控制器在接收到与AXI总线连接的各AXI主设备发送的写数据命令请求时，SDRAM控制器通过所述AXI从设备接口将各写数据命令转化成SDRAM控制器内部命令并经过所述地址过滤模块提交给所述仲裁器仲裁，仲裁后的各写数据命令放到所述读写命令队列寄存器中等待处理，同时将各AXI主设备要写的数据放到所述数据缓存区中等待处理，此时SDRAM控制器不用等待要写的数据写到SDRAM控制器的外部设备，而是直接向各AXI主设备对应发出写数据完成的响应；当有某一AXI主设备同时向SDRAM控制器进行读数据操作时，则SDRAM控制器需通过所述的地址过滤模块进行过滤相同地址的写操作，来避免SDRAM控制器读写数据时所述数据缓存区中数据的一致性遭到破坏；
所述地址过滤模块进行过滤相同地址的写操作具体为：所述地址过滤模块接收到某一AXI主设备发送的读数据命令后，先将该读数据命令的地址和所述读写队列寄存器中的各写数据命令对应的地址进行比较是否一致，否，则按正常调度流程进行操作；是，则将当前的读数据命令进行锁止，直到所述读写队列寄存器中与该读数据命令的地址关联的所有写数据命令都进行将要写的数据写到SDRAM控制器的外部设备后，再将该读数据命令送到所述仲裁器进行仲裁，仲裁后的读数据命令放到所述读写命令队列寄存器中，当命令/数据处理单元接收到仲裁后的读数据命令时，从SDRAM控制器的外部设备读取所要的数据经所述SDRAM协议控制器返回给所述发送读数据命令的AXI主设备；所述地址过滤模块包括至少一地址比较器和至少一读控制单元；一个地址比较器对应一个读控制单元；所述读写命令队列寄存器与所述地址比较器连接；所述地址比较器分别接受一AXI主设备的读数据命令的地址和所述读写命令队列寄存器中的各写数据命令对应的地址，这样通过比较器进行判断该读数据命令的地址和所述读写队列寄存器中的各写数据命令对应的地址是否一致；读控制单元是将AXI主设备的读数据命令进行锁止操作或者是直接送到所述仲裁器进行仲裁。
2.根据权利要求1所述的基于AXI总线的SDRAM控制器写数据快速响应方法，其特征在于：所述正常调度流程进行操作即为所述命令/数据处理单元接收各写数据命令以及各写数据命令对应的要写的数据，通过所述SDRAM协议控制器将所述各要写的数据写到SDRAM控制器的外部设备，同时将所述读数据命令送到所述仲裁器进行仲裁，仲裁后的读数据命令放到所述读写命令队列寄存器中，当命令/数据处理单元接收到仲裁后的读数据命令时，从SDRAM控制器的外部设备读取所要的数据经所述SDRAM协议控制器返回给所述发送读数据命令的AXI主设备。
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