CN102571083B - 数字控制振荡器、正交载波的产生方法及正交调幅调制*** - Google Patents

Abstract

本发明实施例提供一种数字控制振荡器、正交载波的产生方法及正交调幅调制***，该数字控制振荡器包括：DDS地址累加器、相位寄存器、相位加法器、合路开关、波表存储器和分路开关。通过本发明实施例，产生的正交载波具有严格的相位正交性和幅度一致性，增益误差小；并且载波频率分辨率高、切换时间短、载波相位连续；此外，设备结构简单、成本低。

Description

数字控制振荡器、正交载波的产生方法及正交调幅调制***

技术领域

本发明涉及正交调幅调制技术领域，特别涉及一种数字控制振荡器、正交载波的产生方法及正交调幅调制***。

背景技术

正交幅度调制(QAM，QuadratureAmplitudeModulation)是一种振幅和相位相结合的高阶调制方式，具有较高的频带利用率和较好的功率利用率。因此被广泛应用于中、大容量数字微波通信***、有线电视网络高数据传输、卫星通信等领域。

所谓正交振幅调制，就是用两个独立的基带波形对两个相互正交的同频载波进行抑制载波的双边带调制，利用这种已调信号在同一带宽内频谱的正交性来实现两路并行的数字信息传输。所以，两个载波的正交性(幅度差、相位差、频率差)对QAM调制***具有很大的影响。

QAM信号的一般表达式为：s(t)＝I·cos(ωct)+Q·sin(ωct)，其中I、Q为基带信号，cos(ωct)、sin(ωct)为两个正交的载波。

基于上述公式的笛卡儿架构的QAM调制方案的实现方框图如图1所示。这种结构的QAM调制器通常包含编码器101，脉冲整形滤波器102、103，载波产生模块104，两个乘法器105、106，以及加法器107。编码器101首先对输入位流作电平转换分成两路，再分别映射到星座图中的星座点的位置，形成同相(I，In_phase)信号和正交(Q，Quadrature)信号。为了减少码间干扰以及提高频谱利用率，让I和Q分别通过脉冲整形滤波器102、103，通常是平方根升余弦滤波器。滤波后的输出分别与相互正交的两路载波相乘，以分别产生同相和正交分量，并将两路分量相加就可以得到已调QAM输出信号s(t)。

上述正交调制实现过程有模拟和数字两种方法。由于模拟器件的一致性和稳定性都不够理想，因此很难保证两路正交通路之间幅度的一致性及相位的正交性，这就大大影响了***的性能。随着数字技术的飞速发展，数字方法实现正交调制由于具有较好的正交性而得到广泛的采用。

目前，已经出现数字方法实现正交调制的技术方案。文献《DDS在正交调制技术中的应用》(《电子技术应用》，2002年，第28卷，第03期)公开了一种基于笛卡儿架构的直接数字频率合成(DDS，DirectDigitalSynthesizer)卫星调制电路。该电路以DDS芯片AD9854作为核心芯片产生两路正交载波。载波产生模块部分的原理框图如图2所示。它主要由高速数字信号处理器DSP、AD9854、时钟产生电路、带通滤波器、放大器、倍频器、开关电路等组成。

其中，DDS芯片AD9854具有正交两路信号输出功能。根据对AD9854的杂散指标分析，它达不到输出频带内的宽带杂散指标要求，所以选择AD9854杂散抑制比较好的频段(实际输出频率的一半)，然后再进行倍频。由于宽带输出信号的谐波抑制也很难做得好，所以先对AD9854输出的A、B两路信号进行分路，然后再分别倍频以提高谐波抑制度，同时进一步降低杂散。

以其中A通道为例，其中一路输出信号频率为26～35MHz，经放大、2倍频、滤波后输出52～70MHz信号；另一路输出35～44MHz信号，经放大、2倍频、滤波后输出70～88MHz信号，最终产生所要求的52～88MHz的正弦信号。B通道的原理与A通道相同。

但是在实现本发明的过程中，发明人分析图2载波产生电路的实现过程，发现不可避免的存在如下问题：AD9854芯片本身价格不菲。而且，受限于AD9854芯片的杂散指标，该卫星调制电路还要根据不同的载波频段，对AD9854芯片输出的正交信号分别作放大、二倍频和带通滤波。因此该电路控制复杂、成本也很高。

并且，AD9854芯片输出的2路载波并非严格的相位正交，而是存在0.2～1度的相位偏差。由此产生的两路载波也会存在载波偏移误差。载波偏移不影响星座图上I、Q点的位置，对已调QAM信号质量不会造成很大的影响。但从已调信号的频谱上看，会出现基带泄露，因此需要带通滤波器将其滤除，否则会影响后续的功率放大电路。

此外，AD9854芯片内嵌了两个数字/模拟转换器(DAC)用于输出模拟的两路载波。由于制造工艺的限制，很难生产出理想的、完全线性的DAC。当把数字化的正弦波输入到一个实际的DAC，在DAC的输出端得到的不仅是一个正弦波，而且还有它的多次谐波分量(称为谐波失真)以及这些谐波分量的镜像分量。两路载波的谐波失真最终引起已调QAM信号失真，时域上出现寄生的幅度调制，频域上出现镜像干扰。由于这种失真与已调信号处于同一频段，很难使用带通滤波器滤除。

发明内容

本发明实施例提供一种数字控制振荡器、正交载波的产生方法及正交调幅调制***，目的在于使得正交载波具有严格的相位正交性和幅度一致性，避免增益误差，并且设备结构简单、节约成本。

为达到上述目的，本发明实施例提供数字控制振荡器，该数字控制振荡器包括：DDS地址累加器、相位寄存器、相位加法器、合路开关、波表存储器、分路开关；

所述DDS地址累加器在第一时钟的作用下，对载波频率控制字进行累加，并将累加后的结果发送给相位寄存器和相位加法器；

所述相位寄存器在所述第一时钟的作用下，寄存和截位所述累加后的结果，获得产生正弦波的地址信息；

所述相位加法器在所述第一时钟的作用下，截位所述累加后的结果后加上90°的相位偏移，获得产生余弦波的地址信息；

所述合路开关在第二时钟的作用下，将所述产生正弦波的地址信息和所述产生余弦波的地址信息合并；所述第二时钟与所述第一时钟同源，且所述第二时钟的频率为所述第一时钟的频率的两倍；

所述波表存储器在所述第二时钟的作用下，根据所述合路开关的结果对波表进行寻址并输出波表数据；

所述分路开关在所述第一时钟的作用下，根据所述波表数据输出余弦波信号和正弦波信号，产生所需的正交载波。

本发明实施例还提供一种正交载波的产生方法，所述方法包括：

在第一时钟的作用下，DDS地址累加器对载波频率控制字进行累加，并将累加后的结果发送给相位寄存器和相位加法器；

所述相位寄存器寄存和截位所述累加后的结果，获得产生正弦波的地址信息；所述相位加法器截位所述累加后的结果后加上90°的相位偏移，获得产生余弦波的地址信息；

在第二时钟的作用下，合路开关将所述产生正弦波的地址信息和所述产生余弦波的地址信息合并；其中，所述第二时钟与所述第一时钟同源，且所述第二时钟的频率为所述第一时钟的频率的两倍；

波表存储器根据所述合路开关的结果对波表进行寻址并输出波表数据；

在所述第一时钟的作用下，分路开关根据所述波表数据输出余弦波信号和正弦波信号，产生所需的正交载波。

本发明实施例还提供一种正交调幅调制***，所述正交调幅调制***包括：现场可编程门阵列，所述现场可编程门阵列包括如上所述的数字控制振荡器。

本发明实施例的有益效果在于，通过数字振荡器输出的正交载波具有严格的相位正交性和幅度一致性，增益误差小；并且载波频率分辨率高、切换时间短、载波相位连续；此外，设备结构简单、成本低。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，并不构成对本发明的限定。在附图中：

图1是现有技术的正交幅度调制的原理框图；

图2是现有技术的基于专用芯片的正交载波的实现框图；

图3是本发明实施例的数字控制振荡器的构成示意图；

图4是本发明实施例的正交载波的产生方法的流程图；

图5是本发明实施例的正交调幅调制***的构成示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，下面结合附图对本发明实施例作进一步详细说明。在此，本发明的示意性实施例及其说明用于解释本发明，但并不作为对本发明的限定。

本发明实施例提供一种数字控制振荡器(NCO，NumericalControlledOscillator)，如图3所示，该数字控制振荡器包括：DDS地址累加器301、相位寄存器302、相位加法器303、合路开关304、波表存储器305、分路开关306；其中，

DDS地址累加器301在第一时钟的作用下，对载波频率控制字K进行累加，并将累加后的结果发送给相位寄存器302和相位加法器303；

相位寄存器302在第一时钟的作用下寄存和截位DDS地址累加器301累加后的结果，获得As，作为产生正弦波的地址信息；

相位加法器303在第一时钟的作用下截位DDS地址累加器301累加后的结果后，加上90°的相位偏移，获得Ac，作为产生余弦波的地址信息；

合路开关304在第二时钟的作用下，将Ac和As合并；其中，第二时钟与第一时钟同源，且第一时钟的频率为fc，第二时钟的频率为2fc；第二时钟的频率为第一时钟的频率的两倍，第一时钟的周期为第二时钟的周期的两倍；

波表存储器305在第二时钟的作用下，根据合路开关304的结果对波表进行寻址并输出波表数据；

分路开关306在第一时钟的作用下，根据波表数据输出余弦波信号和正弦波信号，产生所需的正交载波。

在本实施例中，每来一个频率为fc的第一时钟，DDS地址累加器301对载波频率控制字K累加一次。累加后的N位结果同时送给相位寄存器302和相位加法器303。

在本实施例中，为了取得极高的频率分辨率，DDS地址累加器301的位宽N要求很大；不过限于体积和成本，波表存储器305的容量对应的地址位宽Y通常远小于DDS地址累加器301的地址位宽N。所以，相位寄存器302和相位加法器303必须对地址截位后再寻址波表存储器305。

在本实施例中，根据关系式：sin(α+π/2)＝cos(α)，在频率为fc的第一时钟下，相位加法器303首先截位DDS地址累加器301的结果，然后对其加上90度的相位偏移(具体地，就是对高2bit加上二进制数“01”，低位不变)，这样，可以得到相加后的值Ac，作为产生余弦波的地址。

在本实施例中，在频率为2fc的第二时钟下，合路开关304将Ac、As合并为一路。具体地，在第一时钟的前半个周期，将Ac作为波表存储器305的读取地址；在第一时钟的后半个周期，将As作为波表存储器305的读取地址。

在本实施例中，波表存储器305内存储了一个周期的正弦波波表数据(地址空间为2^Y，Y为波表存储器的地址位宽)。具体地，波表存储器305在第一时钟的前半个周期输出Ac所寻址的波表数据，在第一时钟的后半个周期输出As所寻址的波表数据。并将读出的波表数据送给分路开关306。

在本实施例中，每来一个频率为fc的第一时钟，分路开关306输出2路波表数据，一个是由Ac寻址得到的余弦波信号sin，另一个是由As寻址得到的正弦波信号cos。sin、cos是数字化的正余弦波，位宽等于波表存储器305的数据位宽；二者频率均为fc*K/2^N，其中，K为载波频率控制字，N为DDS地址累加器301的地址位宽。通常N＞Y，在具体实现时，可截取DDS地址累加器的N位输出中的Y位，作为波表存储器的读取地址。

在本实施例中，该数字控制振荡器通过现场可编程门阵列(FPGA，Field-ProgrammableGateArray)实现。

由上述实施例可知，通过数字振荡器输出的正交载波具有严格的相位正交性和幅度一致性，增益误差小；因为两路载波是从同一个波表存储器中取出的，所以幅度严格相等，避免了载波增益误差；两路载波的相位严格相差90度，也就不存在正交载波的相位偏移。

并且，载波频率分辨率高，载波频率等于fc*K/2^N，只要DDS地址累加器的位宽N足够大，就可以得到足够高的频率分辨率；

载波频率切换时间短，当数字震荡器接收到新的载波频率控制字后，只需几个频率为fc的时钟脉冲，就可以产生新的频率的正交载波；

载波频率捷变的相位连续，载波输出频率的改变是通过改变频率控制字实现的，实现上改变的是载波的相位增长速率，而载波相位本身是连续的。

此外，采用全数字结构且易于FPGA实现，所以非常有利于QAM调制功能的实现；结构简单、成本低。

本发明实施例还提供一种正交载波的产生方法，如图4所示，所述方法包括：

步骤401，在第一时钟的作用下，DDS地址累加器对载波频率控制字进行累加，并将累加后的结果发送给相位寄存器和相位加法器；

步骤402，在第一时钟的作用下，相位寄存器寄存和截位累加后的结果，获得产生正弦波的地址信息；相位加法器截位累加后的结果后加上90°的相位偏移，获得产生余弦波的地址信息；

步骤403，在第二时钟的作用下，合路开关将产生正弦波的地址信息和产生余弦波的地址信息合并；其中，第二时钟与第一时钟同源，且第二时钟的频率为第一时钟的频率的两倍；

步骤404，在第二时钟的作用下，波表存储器根据合路开关的结果对波表进行寻址并输出波表数据；

步骤405，在第一时钟的作用下，分路开关根据波表数据输出余弦波信号和正弦波信号，产生所需的正交载波。

在步骤403实施时，合路开关将产生正弦波的地址信号和产生余弦波的地址信号合并，具体包括：

在第一时钟的前半个周期，将产生余弦波的地址信息作为波表存储器的读取地址信息；在第一时钟的后半个周期，将产生正弦波的地址信息作为波表存储器的读取地址信息。

在本实施例中，波表存储器存储一个周期的正弦波波表，在步骤404实施时，波表存储器根据合路开关的结果对波表进行寻址并输出波表数据，具体包括：

在第一时钟的前半个周期，根据产生余弦波的地址信号在正弦波波表中寻址，输出寻址后得到的波表数据；在第一时钟的后半个周期，根据产生正弦波的地址信号在正弦波波表中寻址，输出寻址后得到的波表数据。

在本实施例中，产生方法通过现场可编程门阵列实现。

由上述实施例可知，通过上述方法产生的正交载波具有严格的相位正交性和幅度一致性，增益误差小；并且载波频率分辨率高、切换时间短、载波相位连续；此外，设备结构简单、成本低。

本发明实施例还提供一种正交调幅调制***，如图5所示，该正交调幅调制***包括：FPGA501，该FPGA501包括前述的数字控制振荡器5011。

如图5所示，进一步地，该正交调幅调制***还包括：中央处理单元502和时钟电路503；其中，

中央处理单元502为FPGA501设置载波频率控制字和调制频率控制字、以及调制类型(可设置FPGA501选择本地待调制数据，调制类型为内调；也可设置由模数转换器送入的I、Q数据，调制类型为外调)。时钟电路503为FPGA501提供高精度的稳定时钟源。

如图5所示，进一步地，该正交调幅调制***还包括：用户接口504、Flash存储器505、同相模数转换器(I_ADC)506、正交模数转换器(Q_ADC)507和调制波表存储器508；其中，

中央处理单元502实现***控制及信号处理，通过用户接口504接收用户控制；并将Flash存储器505中存储的内置文件、或者用户接口504下发的待调制文件编码成I、Q数据后发送给FPGA501。其中，可按照用户设置的QAM调制类型编码，例如16QAM、64QAM、8PSK等。

用户接口504接收用户本地或者远程控制，可包括通过通用接口总线(GPIB，General-PurposeInterfaceBus)、局域网(LAN，LocalAreaNetwork)、通用串行总线(USB，UniversalSerialBus)等方式。Flash存储器505存储内置的待调制文件。

FPGA501将中央处理单元502编码后的I、Q数据发送给调制波表存储器508，调制波表存储器508存储I、Q数据；当用户要求正交调幅调制输出时，FPGA501从调制波表存储器508中读出待调制数据。

同相模数转换器506和正交模数转换器507分别用于将外部输入的I、Q数据的模拟信号转换为数字形式，发送给FPGA501。

如图5所示，进一步地，该正交调幅调制***还包括：数模转换器509和模拟电路510；

数模转换器(DAC)509将FPGA501输出的数字形式的正交调幅调制信号转换为模拟信号；模拟电路510处理数模转换器509输出的模拟信号，包括滤波、衰减、放大等。

如图5所示，FPGA501具体还包括：时钟模块5012、CPU接口模块5013、调制控制器5014、第一乘法器5015、第二乘法器5016和加法器5017；其中，

时钟模块5012对时钟电路503提供的时钟进行频率合成，产生所需要的频率为fc的第一时钟和频率为2fc的第二时钟，第二时钟与第一时钟同源，且第二时钟的频率为第一时钟的频率的两倍。

CPU接口模块5013实现FPGA501与中央处理单元502的通信，将中央处理单元502下发的数据解析为频率控制字后发送给数字控制振荡器5011，并将待调制数据以及调制频率字送给调制控制器5014。

调制控制器5014在输出正交调幅调制信号前，将待调制数据写入到调制波表存储器508；在输出正交调幅调制信号时，将I数据发送给第一乘法器5015、将Q数据发送给第二乘法器5016。

其中，如果用户要求内部调制，则调制控制器5014以调制频率字所决定的调制频率(即QAM调制的符号率)从调制波表存储器508中取出待调制的I、Q数据，并发送给乘法器模块；如果用户要求外部调制，则调制控制器5014通过与同相模数转换器506、正交模数转换器507之间的通信接口，将转换后的I、Q数据送给乘法器模块。

第一乘法器5015实现I数据与数字控制振荡器5011输出的余弦波信号的相乘，第二乘法器5016实现Q数据与数字控制振荡器5011输出的正弦波信号的相乘；

加法器5017对第一乘法器5015送来的同相分量和第二乘法器5016送来的正交分量进行求和，并将求和后的结果发送给数模转换器509。

由上述实施例可知，通过数字振荡器输出的正交载波具有严格的相位正交性和幅度一致性，增益误差小；因为两路载波是从同一个波表存储器中取出的，所以幅度严格相等，避免了载波增益误差；两路载波的相位严格相差90度，也就不存在正交载波的相位偏移。

并且，载波频率分辨率高，载波频率等于fc*K/2^N，只要DDS地址累加器的位宽N足够大，就可以得到足够高的频率分辨率；载波频率切换时间短，当数字震荡器接收到新的载波频率控制字后，只需几个频率为fc的时钟脉冲，就可以产生新的频率的正交载波；载波频率捷变的相位连续，载波输出频率的改变是通过改变频率控制字实现的，实现上改变的是载波的相位增长速率，而载波相位本身是连续的。

此外，采用全数字结构且易于FPGA实现，所以非常有利于QAM调制功能的实现；数字形式的正交载波直接与数字形式的I、Q数据相乘，避免使用传统实现方法中的两个载波DAC，也就避免了DAC非线性失真所造成的两路正交载波的谐波失真，同时也降低了成本。

本领域普通技术人员还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。

结合本文中所公开的实施例描述的方法或算法的步骤可以用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (13)

1.一种数字控制振荡器，其特征在于，所述数字控制振荡器包括：DDS地址累加器、相位寄存器、相位加法器、合路开关、波表存储器和分路开关；

所述DDS地址累加器在第一时钟的作用下，对载波频率控制字进行累加，并将累加后的结果发送给相位寄存器和相位加法器；

所述相位寄存器在所述第一时钟的作用下，寄存和截位所述累加后的结果，获得产生正弦波的地址信息；

所述相位加法器在所述第一时钟的作用下，截位所述累加后的结果后加上90°的相位偏移，获得产生余弦波的地址信息；

所述合路开关在第二时钟的作用下，将所述产生正弦波的地址信息和所述产生余弦波的地址信息合并；所述第二时钟与所述第一时钟同源，且所述第二时钟的频率为所述第一时钟的频率的两倍；

所述波表存储器在所述第二时钟的作用下，根据所述合路开关的结果对波表进行寻址并输出波表数据；

所述分路开关在所述第一时钟的作用下，根据所述波表数据输出余弦波信号和正弦波信号，产生正交载波。

2.根据权利要求1所述的数字控制振荡器，其特征在于，所述合路开关具体用于：

在所述第一时钟的前半个周期，将所述产生余弦波的地址信息作为所述波表存储器的读取地址信息；

在所述第一时钟的后半个周期，将所述产生正弦波的地址信息作为所述波表存储器的读取地址信息。

3.根据权利要求2所述的数字控制振荡器，其特征在于，所述波表存储器存储一个周期的正弦波波表，所述波表存储器具体用于：

在所述第一时钟的前半个周期，根据所述产生余弦波的地址信息在所述正弦波波表中寻址，输出寻址后得到的波表数据；

在所述第一时钟的后半个周期，根据所述产生正弦波的地址信息在所述正弦波波表中寻址，输出寻址后得到的波表数据。

4.根据权利要求1所述的数字控制振荡器，其特征在于，所述数字控制振荡器通过现场可编程门阵列实现。

5.一种正交载波的产生方法，其特征在于，所述方法包括：

在第一时钟的作用下，DDS地址累加器对载波频率控制字进行累加，并将累加后的结果发送给相位寄存器和相位加法器；

所述相位寄存器寄存和截位所述累加后的结果，获得产生正弦波的地址信息；所述相位加法器截位所述累加后的结果后加上90°的相位偏移，获得产生余弦波的地址信息；

在第二时钟的作用下，合路开关将所述产生正弦波的地址信息和所述产生余弦波的地址信息合并；其中，所述第二时钟与所述第一时钟同源，且所述第二时钟的频率为所述第一时钟的频率的两倍；

波表存储器根据所述合路开关的结果对波表进行寻址并输出波表数据；

在所述第一时钟的作用下，分路开关根据所述波表数据输出余弦波信号和正弦波信号，产生正交载波。

6.根据权利要求5所述的产生方法，其特征在于，所述合路开关将所述产生正弦波的地址信号和所述产生余弦波的地址信号合并，具体包括：

在所述第一时钟的前半个周期，将所述产生余弦波的地址信息作为所述波表存储器的读取地址信息；

在所述第一时钟的后半个周期，将所述产生正弦波的地址信息作为所述波表存储器的读取地址信息。

7.根据权利要求6所述的产生方法，其特征在于，所述波表存储器存储一个周期的正弦波波表，所述波表存储器根据所述合路开关的结果对波表进行寻址并输出波表数据，具体包括：

在所述第一时钟的前半个周期，根据所述产生余弦波的地址信号在所述正弦波波表中寻址，输出寻址后得到的波表数据；

在所述第一时钟的后半个周期，根据所述产生正弦波的地址信号在所述正弦波波表中寻址，输出寻址后得到的波表数据。

8.根据权利要求5所述的产生方法，其特征在于，所述产生方法通过现场可编程门阵列实现。

9.一种正交调幅调制***，其特征在于，所述正交调幅调制***包括：现场可编程门阵列，所述现场可编程门阵列包括如权利要求1所述的数字控制振荡器。

10.根据权利要求9所述的正交调幅调制***，其特征在于，所述正交调幅调制***还包括：中央处理单元和时钟电路；

所述中央处理单元为所述现场可编程门阵列设置载波频率控制字和调制频率控制字、以及调制类型；所述时钟电路为所述现场可编程门阵列提供时钟源。

11.根据权利要求10所述的正交调幅调制***，其特征在于，所述正交调幅调制***还包括：用户接口、Flash存储器、同相模数转换器、正交模数转换器和调制波表存储器；

所述中央处理单元实现***控制及信号处理，通过所述用户接口接收用户控制；并将所述Flash存储器中存储的内置文件、或者所述用户接口下发的待调制文件编码成同相或正交数据后发送给所述现场可编程门阵列；

所述调制波表存储器存储所述中央处理单元编码后的同相或正交数据；所述同相模数转换器和正交模数转换器分别用于将外部输入的同相或正交数据的模拟信号转换为数字形式，发送给所述现场可编程门阵列。

12.根据权利要求11所述的正交调幅调制***，其特征在于，所述正交调幅调制***还包括：数模转换器和模拟电路；

所述数模转换器将所述现场可编程门阵列输出的数字形式的正交调幅调制信号转换为模拟信号；所述模拟电路处理所述数模转换器输出的模拟信号。

13.根据权利要求12所述的正交调幅调制***，其特征在于，所述现场可编程门阵列还包括：时钟模块、CPU接口模块、调制控制器、第一乘法器、第二乘法器和加法器；

所述时钟模块对所述时钟电路提供的时钟进行频率合成，产生所需要的第一时钟和第二时钟，所述第二时钟的频率为所述第一时钟的频率的两倍；

所述CPU接口模块实现所述现场可编程门阵列与所述中央处理单元的通信，将所述中央处理单元下发的数据解析为载波频率控制字后发送给所述数字控制振荡器，并将待调制数据以及调制频率控制字送给所述调制控制器；

所述调制控制器在输出正交调幅调制信号前，将待调制数据写入到所述调制波表存储器；在输出正交调幅调制信号时，将同相数据发送给所述第一乘法器、将正交数据发送给所述第二乘法器；

所述第一乘法器实现所述同相数据与所述数字控制振荡器输出的余弦波信号的相乘，生成同相分量，所述第二乘法器实现所述正交数据与所述数字控制振荡器输出的正弦波信号的相乘，生成正交分量；

所述加法器对所述第一乘法器送来的同相分量和所述第二乘法器送来的正交分量进行求和，并将求和后的结果发送给所述数模转换器。