CN102545844A - 延时电路及控制延时电路补偿电源电压漂移的方法及装置 - Google Patents

Abstract

本发明提供一种延时电路，包括：开关电路，用于在接收到脉冲输入信号时打开，控制充放电电路充电至电源电压；在脉冲输入信号之后关闭，控制充放电电路放电；可变负载电路，用于调节可变负载电路中电阻的阻值，改变充放电电路放电的速度，进而调整放电时长，使所述延时电路输出的延时信号的持续时长达到标准值；放电时长决定了延时信号的持续时长；充放电电路，用于在开关电路打开时充电至电源电压；在开关电路关闭时放电；并将充放电形成的模拟信号发送给输出控制电路；输出控制电路，用于根据充放电电路形成的模拟信号输出延时信号。本发明还提供一种控制该延时电路补偿电源电压漂移的方法及装置。本发明确保经过延时电路的信号具有恒定的延时。

Description

延时电路及控制延时电路补偿电源电压漂移的方法及装置

技术领域

本发明涉及半导体电路领域，特别涉及一种延时电路及控制延时电路补偿电源电压漂移的方法及装置。

背景技术

目前，在半导体器件中会使用到延时电路，脉冲输入信号经过延时电路后，输出具有一定信号宽度(T)的延时信号，如图1实线所示。但是经过延时电路的信号往往不具有恒定的延时，T会随电源电压Vdd、环境温度以及工艺过程等各种参数的变化而发生变化。举例来说，如果工作电压Vdd为1.8伏时，对应于输出的延时信号为图1中实线所示，当应用到实际延时电路中时，电源电压会发生漂移，根据具体延时电路的不同可能会高于1.8伏，也可能低于1.8伏，这时就会影响到实际输出的延时信号的宽度，使得实际输出的延时信号为图1中的虚线或者点划线所示，分别具有的延时信号宽度为T’和T”。上述参数比理想状态下偏离的越大，得到的实际延时信号比标准信号的宽度变化ΔT越大，当半导体器件对时序要求比较严格时，ΔT的值即使很小，也会导致比较严重的后果。至于T会随电源电压Vdd、环境温度以及工艺过程等各种参数的变化而发生变化，以其中的参数电源电压来说，延时信号的宽度是由延时电路中电容的充放电模拟信号决定的，电容在相同的放电速度下，电源电压越高，放电时间越长，形成的延时信号宽度越宽，也就出现图1中点划线所示的情况，反之就会出现图1中虚线所示的情况。

因此如何确保延时信号具有恒定的延时，即在上述参数变化时，使得ΔT的值最小，成为需要解决的一个关键问题。

发明内容

有鉴于此，本发明解决的技术问题是：确保经过延时电路的信号具有恒定的延时。

为解决上述技术问题，本发明的技术方案具体是这样实现的：

本发明公开了一种延时电路，包括：

开关电路，用于在接收到脉冲输入信号时打开，控制充放电电路充电至电源电压；在脉冲输入信号之后关闭，控制充放电电路放电；

可变负载电路，用于调节可变负载电路中电阻的阻值，改变充放电电路放电的速度，进而调整放电时长，使所述延时电路输出的延时信号的持续时长达到标准值；所述放电时长决定了延时信号的持续时长；

充放电电路，用于在开关电路打开时充电至电源电压；在开关电路关闭时放电；并将充放电形成的模拟信号发送给输出控制电路；

输出控制电路，用于根据充放电电路形成的模拟信号输出延时信号。

该延时电路进一步包括第一与非门，将一电平输入信号和所述脉冲输入信号进行与非操作后，输出一与所述脉冲输入信号反相的信号，发送给开关电路和输出控制电路，用于缓冲脉冲输入信号。

所述开关电路包括第一晶体管，在栅极接收到第一与非门输出的信号时，其源极和漏极导通，控制充放电电路充电至电源电压。

所述可变负载电路具有第一输入端；所述充放电电路具有第三连接端；所述输出控制电路具有第二输入端和第三输入端；

其中，所述可变负载电路的第一输入端与充放电电路的第三连接端、输出控制电路的第三输入端共同连接于第一晶体管的漏极；所述输出控制电路的第二输入端与第一与非门的输出端连接。

所述可变负载电路，还具有选择信号输入端，该可变负载电路包括依次串联的第一负载电路、长沟道第二晶体管、第二负载电路和第八晶体管；所述串联电路的一端为第一输入端，另一端为接地端；

所述第一负载电路和第二负载电路连接于选择信号输入端，所述第一负载电路或者第二负载电路的电阻值根据选择信号输入端的选择信号进行调节；

所述长沟道第二晶体管的漏极和源极分别与第一负载电路和第二负载电路连接，其栅极与第一与非门的输出端连接；

所述第八晶体管的漏极和源极分别与第二负载电路和接地端连接，其栅极与第一与非门的输出端连接。

所述充放电电路包括并联的第三晶体管和第四晶体管，所述第三晶体管为PMOS管，其源极和漏极接电源电压；所述第四晶体管为NMOS管，其源极和漏极接地；所述第三晶体管的栅极和第四晶体管的栅极共同连接于第一晶体管的漏极。

所述输出控制电路包括第二与非门以及并联的第五晶体管和第六晶体管；

所述第五晶体管为PMOS管，其源极接电源电压；所述第六晶体管为NMOS管，其源极接地；

所述第二与非门具有第四输入端和第五输入端，所述第五输入端与输出控制电路的第二输入端相连接；

所述第四输入端与第五晶体管和第六晶体管的漏极连接；

所述第五晶体管和第六晶体管的栅极连接于输出控制电路的第三输入端。

该延时电路进一步包括清零电路，用于在充放电电路充电前和放电后，向清零电路输入触发信号，对充放电电路中的电量进行清零。

所述清零电路具有触发信号输入端、第一连接端和第二连接端，所述第一连接端与充放电电路的第三连接端连接，所述第二连接端接地，该清零电路包括一反相器和第七晶体管；

所述触发信号输入端为反相器的输入端，反相器的输出端与第七晶体管的栅极连接；

所述第七晶体管的漏极与源极分别为第一连接端和第二连接端。

本发明还公开了一种控制所述延时电路补偿电源电压漂移的方法，该方法包括：

实时检测电源电压的漂移量；

根据预先存储的电源电压的漂移量与可变负载电路电阻值的对应关系，选择可变负载电路中的电阻值。

本发明还公开了一种控制所述延时电路补偿电源电压漂移的装置，该装置包括：

存储单元，预先存储电源电压的漂移量与可变负载电路电阻值的对应关系；

检测单元，用于实时检测电源电压的漂移量；

控制单元，用于接收电源电压的漂移量，根据电源电压的漂移量与可变负载电路电阻值的对应关系，选择可变负载电路中的电阻值。

由上述的技术方案可见，本发明的延时电路关键在于设置了可变负载电路，充放电电路通过可变负载电路放电的速度由可变负载电路的阻值决定，可变负载电路电阻值的大小与输出的延时信号的宽度是成正比的。可变负载电路的选择信号输入端控制选择信号输入，对可变负载电路的阻值进行调节，对于因各种参数影响导致偏离标准延时信号宽度的信号进行补偿，使得延时电路具有恒定的延时。其中，对于电源电压漂移导致偏离标准延时信号宽度的问题还提供了一种控制该延时电路补偿电源电压漂移的方法和装置，采用该方法和装置能够对因电源电压漂移导致偏离标准延时信号宽度的信号进行准确补偿，使得延时电路具有恒定的延时。

附图说明

图1为延时电路脉冲输入信号和输出的延时信号的示意图；

图2为本发明延时电路的结构示意图；

图3为本发明实施例延时电路的结构示意图；

图4为与图3对应的本发明实施例延时电路工作时序图；

图5为第一负载电路或者第二负载电路的结构示意图。

具体实施方式

为使本发明的目的、技术方案、及优点更加清楚明白，以下参照附图并举实施例，对本发明进一步详细说明。

本发明提供了一种延时电路，其结构示意图如图2所示。该延时电路包括：

开关电路1，用于在接收到脉冲输入信号时打开，控制充放电电路充电至电源电压；在脉冲输入信号之后关闭，控制充放电电路放电；

可变负载电路2，用于调节可变负载电路中电阻的阻值，改变充放电电路放电的速度，进而调整放电时长，使所述延时电路输出的延时信号的持续时长达到标准值；所述放电时长决定了延时信号的持续时长；

充放电电路3，用于在开关电路打开时充电至电源电压；在开关电路关闭时放电；并将充放电形成的模拟信号发送给输出控制电路；

输出控制电路4，用于根据充放电电路形成的模拟信号输出延时信号。

基于上述描述，下面列举具体实施例对本发明延时电路的结构进行说明，但本发明延时电路的结构并不局限于下面一种结构。

本发明实施例延时电路的结构示意图如图3所示。

该延时电路的结构适用于电平输入信号为高电平输入信号，且脉冲输入信号为正脉冲信号时，将所述正脉冲信号的宽度延长至预定值。下面结合图4进行详细说明，图4为与图3对应的本发明实施例延时电路工作时序图。

第一与非门101，将电平输入信号和脉冲输入信号进行与非操作后，输出一与所述脉冲输入信号反相的信号，并发送给开关电路和输出控制电路，用于缓冲脉冲输入信号。需要注意的是，上述第一与非门对于本发明的技术方案并不是必要的，可以向开关电路直接输入脉冲输入信号，但是第一与非门的设置可以进一步达到缓冲脉冲输入信号的作用，使电路得到优化。进一步，为与第一与非门相适应，与脉冲输入信号同时输入一电平输入信号。

开关电路102可以是第一晶体管，为PMOS管TP1，该PMOS管TP1的栅极与第一与非门的输出端连接；源极接电源电压；漏极与可变负载电路的第一输入端、充放电电路的第三连接端、清零电路的第一连接端以及输出控制电路的第三输入端连接。该开关电路在其栅极接收到第一与非门输出的信号时，其源极和漏极导通，控制充放电电路充电至电源电压。

充放电电路103可以是并联的第三晶体管和第四晶体管，其中，第三晶体管为PMOS管TP3，第四晶体管为NMOS管TN4，该PMOS管TP3和NMOS管TN4的栅极连接，为第三连接端，相连接于可变负载电路的第一输入端，PMOS管TP3的源极和漏极相连接于电源电压Vdd，NMOS管的源极和漏极相连接于地Vss。该充放电电路中并联的第三晶体管和第四晶体管等效为并联的两个电容，通过开关电路的开与断，电容进行充电和放电，形成充放电模拟信号。

输出控制电路104具有第二输入端和第三输入端，所述第二输入端与第一与非门的输出端连接，所述第三输入端与充放电电路的第三连接端连接。其中输出控制电路包括第二与非门41以及并联的第五晶体管和第六晶体管。第二与非门具有第四输入端和第五输入端，所述第五输入端与输出控制电路的第二输入端相连接，第五晶体管可以是PMOS管TP5，第六晶体管可以是NMOS管TN6，第五晶体管和第六晶体管的栅极连接于第三输入端，第五晶体管的源极接电源电压，第六晶体管的源极接地，第五晶体管与第六晶体管的漏极连接于第四输入端。第二与非门的第四输入端输入为高电平信号还是低电平信号，由TP5或者TN6导通有关，当TP5导通时，第二与非门的第四输入端输入为高电平信号；当TN6导通时，第二与非门的第四输入端输入为低电平信号。进一步地，晶体管都具有门限电压，TP5导通其栅极输入为低电平信号，将低于TP5门限电压的信号视为低电平信号；TN6导通其栅极输入为高电平信号，将高于TN6门限电压的信号视为高电平信号。

可变负载电路105，具有选择信号输入端、第一输入端和接地端，包括依次串联的第一负载电路51、长沟道第二晶体管、第二负载电路52和第八晶体管，该串联电路的两端分别视为第一输入端和接地端。长沟道第二晶体管具有一定的电阻值，虽然布图时占用面积小，但电阻相对第一负载电路或者第二负载电路来说不稳定。长沟道第二晶体管可以是NMOS管TN2，漏极与第一负载电路连接，源极与第二负载电路连接，栅极与第一与非门的输出端连接。第八晶体管可以是NMOS管TN8，其源极与输出控制电路的输出端相连接于地；栅极与第一与非门的输出端相连接；漏极与第二负载电路连接。选择信号输入端连接于第一负载电路和第二负载电路，向第一负载电路和第二负载电路提供选择信号。第一负载电路和第二负载电路的电阻值是可调的，可以根据选择信号的输入进行控制。充放电电路是通过该可变负载电路进行放电的，也就是说第一负载电路、TN2以及第一负载电路串联起来的电阻值决定了充放电电路放电的速度。

第一负载电路或者第二负载电路的结构示意图如图5所示。本实施例中选择信号输入端可以同时输入4个选择信号，分别为信号S0、S1、S2和S3。电阻R1至R5依次串联，由信号S0控制的晶体管与电阻R1的两端并联；由信号S1控制的晶体管与串联电阻R1和R2的两端并联；由信号S2控制的晶体管与串联电阻R1、R2和R3的两端并联；由信号S3控制的晶体管与串联电阻R1、R2、R3和R4的两端并联。晶体管可以是NMOS管也可以是PMOS管，本实施例中为NMOS管TN。该电路工作时，当同时输入选择信号S0、S1、S2、和S3时，第一负载电路(第二负载电路)的输出电阻值为R5；当同时输入选择信号S0、S1和S2时，第一负载电路(第二负载电路)的输出电阻值为R4+R5；当同时输入选择信号S0和S1时，第一负载电路(第二负载电路)的输出电阻值为R3+R4+R5。以此类推，根据图3，本领域技术人员都可以根据电路需要得到相应的阻值。

清零电路106，具有触发信号输入端、第一连接端和第二连接端，包括一反相器INV和第七晶体管，触发信号输入端为反相器的输入端，反相器的输出端与第七晶体管的栅极连接，第七晶体管可以是NMOS管TN7，其漏极与充放电电路的第三连接端连接，即连接于第三晶体管和第四晶体管的栅极，源极接地。该清零电路根据触发信号输入端的触发信号，在充放电电路充电前和放电后，将TN7导通接地，对充放电电路中的电量进行清零。需要注意的是，上述清零电路对于本发明的技术方案并不是必要的，但清零电路的设置可以使整个延时电路输出规则的信号波形。

基于图3所示的延时电路结构，延时信号的形成遵循以下过程：

首先，在充放电电路充电前，清零电路的触发信号输入端输入负脉冲信号，该负脉冲信号经反相器反相后，输出正脉冲信号，所述正脉冲信号将第七晶体管NMOS管导通，由于其漏极与充放电电路连接，源极接地，所以如果充放电电路中有剩余电量，则该剩余电量经过导通的第七晶体管被完全放电。

1)高电平输入信号sig1和正脉冲信号sig2输入至与非门后，经过与非操作输出负脉冲信号，第一晶体管PMOS管导通，由于PMOS管的源极连接电源电压，导通的PMOS管会将C点电压拉升至Vdd，因此电容开始充电至电源电压。此时C点电压随充电过程不断升高，在未升高到第五晶体管和第六晶体管的门限电压值之前，C点电压值视为低电平，该低电平信号将第五晶体管PMOS管导通，由于第五晶体管的源极接电源电压，所以A点电压被拉升至Vdd，即负脉冲信号在ac点之间时A点为高电平。在C点电压随充电过程升高至超过第五晶体管和第六晶体管的门限电压值时，C点电压值视为高电平，该高电平信号将第六晶体管NMOS管导通，由于第六晶体管的源极接地，所以A点电压被降低至Vss，即负脉冲信号在cb点之间时A点为低电平。

负脉冲信号在ab点之间时，B点始终为低电平，所以经过输出控制电路的第二与非门后，Z点输出为高电平。

2)在负脉冲信号之后的高电平信号bd点之间时，第一晶体管PMOS管截止，长沟道第二晶体管TN2导通，第八晶体管TN8也导通，使得第一负载电路、TN2和第二负载电路电阻串联接地，并且充放电电路通过可变负载电路开始放电。根据可变负载电路的电阻值不同，其放电的速度也是不同的。此时C点电压随放电过程不断降低，该点电压在不低于第五晶体管和第六晶体管的门限电压值时，C点电压值仍视为高电平，该高电平信号将第六晶体管NMOS管导通，由于第六晶体管的源极接地，所以A点为低电平。

在负脉冲信号之后的高电平信号bd点之间时，B点始终为高电平，所以经过输出控制电路的第二与非门后，Z点输出为高电平。

3)在负脉冲信号之后的高电平信号de点之间时，第一晶体管PMOS管仍然截止，充放电电路通过可变负载电路继续放电，C点电压随放电过程降低，低于第五晶体管和第六晶体管的门限电压值时，C点电压值视为低电平，该低电平信号将第五晶体管PMOS管导通，由于第五晶体管的源极接电源电压，所以A点电压被拉升至Vdd，即在de点之间时A点为高电平。

在负脉冲信号之后的高电平信号de点之间时，B点始终为高电平，所以经过输出控制电路的第二与非门后，Z点输出为低电平。

由于延时信号的宽度为ad间的宽度，而且充放电电路在d点之后通过可变负载电路进行放电的速度是比较慢的，所以清零电路在d点时被触发，充放电电路通过放电电路进行放电。该清零电路的触发信号输入端再次输入负脉冲信号，该负脉冲信号经反相器反相后，输出正脉冲信号，所述正脉冲信号将第七晶体管NMOS管导通，由于其漏极与充放电电路连接，源极接地，所以将充放电电路中的剩余电量，经清零电路迅速放电完全。

总结来说，Z点输出的延时信号的宽度，为ad间的信号宽度，由可变负载电路的电阻值及第五晶体管和第六晶体管的门限电压决定，可变负载电路的电阻值决定了充放电电路经可变负载电路放电的速度，电阻值越小，放电越快，斜率k越大，越容易在相对短的时间内达到第五晶体管和第六晶体管的门限电压值，使得Z点由高电平跳变为低电平，那么ad间的宽度也就越窄；反之，原理也相同，电阻值越大，放电越慢，斜率k越小，就会在相对长的时间内达到第五晶体管和第六晶体管的门限电压值，使得Z点由高电平跳变为低电平，那么ad间的宽度也就越宽。一般晶体管的门限电压是固定的，因此就可以通过调节可变负载电路的阻值，控制延时信号的宽度，来达到延时电路的恒定延时，从而补偿该延时电路受到的其他参数的影响。

例如，当探测到Vdd有漂移时，实际输出的延时信号宽度就会与标准延时信号宽度有差异，该标准延时信号宽度为Vdd无漂移时得到的理想延时信号宽度。因此，本发明根据Vdd的漂移量与可变负载电路电阻值之间的对应关系，输入选择信号控制可变负载电路输入的电阻值，在该电阻值下延时信号的宽度变化得到补偿，从而得到标准延时信号宽度，即在该延时电路下，使得延时信号不受Vdd、环境温度以及工艺过程等各种参数的影响，得到具有恒定延时的信号。

因此，本发明基于上述延时电路，提出了一种控制延时电路补偿电源电压漂移的方法，该方法包括：

实时检测电源电压的漂移量；

根据预先存储的电源电压的漂移量与可变负载电路电阻值的对应关系，选择可变负载电路中的电阻值。

为实现上述方法，本发明还提供了一种控制该延时电路补偿电源电压漂移的装置，该装置包括：

存储单元，预先存储电源电压的漂移量与可变负载电路电阻值的对应关系；

检测单元，用于实时检测电源电压的漂移量；

控制单元，用于接收电源电压的漂移量，根据电源电压的漂移量与可变负载电路电阻值的对应关系，选择可变负载电路中的电阻值。

图5中的可变负载电路只是本发明的一个具体实施例，还可以根据电路需要串联多个第一负载电路或者第二负载电路。图5中的第一负载电路或者第二负载电路也可以有其它构造，例如，对同时输入选择信号的个数进行改变，只要能达到可以根据延时信号长度的需要灵活控制该电路中的电阻值即可。

清零电路可以具有其它结构，例如将NMOS管替换为PMOS管，在清零电路工作时输入负脉冲信号，使得PMOS管的源极和漏极导通，将充放电电路中的剩余电量清零，同样也可达到目的。

另外，对于开关电路也可将PMOS管替换为NMOS管，对应将长沟道第二晶体管和第八晶体管替换为PMOS管。充放电电路中并联的第三晶体管和第四晶体管等效为并联的两个电容，本发明的目的在于实现电容的充放电，所以可以将第三晶体管和第四晶体管替换为一简单的电容，或者替换为一个单一的晶体管作为电容。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims (11)

1.一种延时电路，包括：

开关电路，用于在接收到脉冲输入信号时打开，控制充放电电路充电至电源电压；在脉冲输入信号之后关闭，控制充放电电路放电；

可变负载电路，用于调节可变负载电路中电阻的阻值，改变充放电电路放电的速度，进而调整放电时长，使所述延时电路输出的延时信号的持续时长达到标准值；所述放电时长决定了延时信号的持续时长；

充放电电路，用于在开关电路打开时充电至电源电压；在开关电路关闭时放电；并将充放电形成的模拟信号发送给输出控制电路；

输出控制电路，用于根据充放电电路形成的模拟信号输出延时信号。

2.如权利要求1所述的延时电路，其特征在于，该延时电路进一步包括第一与非门，将一电平输入信号和所述脉冲输入信号进行与非操作后，输出一与所述脉冲输入信号反相的信号，发送给开关电路和输出控制电路，用于缓冲脉冲输入信号。

3.如权利要求2所述的延时电路，其特征在于，所述开关电路包括第一晶体管，在栅极接收到第一与非门输出的信号时，其源极和漏极导通，控制充放电电路充电至电源电压。

4.如权利要求3所述的延时电路，其特征在于，所述可变负载电路具有第一输入端；所述充放电电路具有第三连接端；所述输出控制电路具有第二输入端和第三输入端；

其中，所述可变负载电路的第一输入端与充放电电路的第三连接端、输出控制电路的第三输入端共同连接于第一晶体管的漏极；所述输出控制电路的第二输入端与第一与非门的输出端连接。

5.如权利要求4所述的延时电路，其特征在于，所述可变负载电路，还具有选择信号输入端，该可变负载电路包括依次串联的第一负载电路、长沟道第二晶体管、第二负载电路和第八晶体管；所述串联电路的一端为第一输入端，另一端为接地端；

所述第一负载电路和第二负载电路连接于选择信号输入端，所述第一负载电路或者第二负载电路的电阻值根据选择信号输入端的选择信号进行调节；

所述长沟道第二晶体管的漏极和源极分别与第一负载电路和第二负载电路连接，其栅极与第一与非门的输出端连接；

所述第八晶体管的漏极和源极分别与第二负载电路和接地端连接，其栅极与第一与非门的输出端连接。

6.如权利要求4所述的延时电路，其特征在于，所述充放电电路包括并联的第三晶体管和第四晶体管，所述第三晶体管为PMOS管，其源极和漏极接电源电压；所述第四晶体管为NMOS管，其源极和漏极接地；所述第三晶体管的栅极和第四晶体管的栅极共同连接于第一晶体管的漏极。

7.如权利要求4所述的延时电路，其特征在于，所述输出控制电路包括第二与非门以及并联的第五晶体管和第六晶体管；

所述第五晶体管为PMOS管，其源极接电源电压；所述第六晶体管为NMOS管，其源极接地；

所述第二与非门具有第四输入端和第五输入端，所述第五输入端与输出控制电路的第二输入端相连接；

所述第四输入端与第五晶体管和第六晶体管的漏极连接；

所述第五晶体管和第六晶体管的栅极连接于输出控制电路的第三输入端。

8.如权利要求4所述的延时电路，其特征在于，该延时电路进一步包括清零电路，用于在充放电电路充电前和放电后，向清零电路输入触发信号，对充放电电路中的电量进行清零。

9.如权利要求8所述的延时电路，其特征在于，所述清零电路具有触发信号输入端、第一连接端和第二连接端，所述第一连接端与充放电电路的第三连接端连接，所述第二连接端接地，该清零电路包括一反相器和第七晶体管；

所述触发信号输入端为反相器的输入端，反相器的输出端与第七晶体管的栅极连接；

所述第七晶体管的漏极与源极分别为第一连接端和第二连接端。

10.一种控制权利要求1所述延时电路补偿电源电压漂移的方法，该方法包括：

实时检测电源电压的漂移量；

根据预先存储的电源电压的漂移量与可变负载电路电阻值的对应关系，选择可变负载电路中的电阻值。

11.一种控制权利要求1所述延时电路补偿电源电压漂移的装置，该装置包括：

存储单元，预先存储电源电压的漂移量与可变负载电路电阻值的对应关系；

检测单元，用于实时检测电源电压的漂移量；

控制单元，用于接收电源电压的漂移量，根据电源电压的漂移量与可变负载电路电阻值的对应关系，选择可变负载电路中的电阻值。

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