CN102541778A - 一种超高速超大容量存储装置及其实现方法 - Google Patents
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Abstract
一种超高速超大容量存储装置及其实现方法,该存储装置包括一个主控制器和若干个子控制器,控制器和子控制器之间采用点对点的连接方式;主控制器的数据接口采用标准PCIe接口,标准PCIe接口包括PCIe X1,X2,X4以及X8的接口形式。本发明具有接口传输速度快、容量扩展性很好、数据传输效率高、具有数据加密功能以及具有快速数据销毁功能的优点。有效地解决了现有军工及工业恶劣环境中需求的超大容量、超高速度数据存储***的问题。
Description
技术领域
本发明涉及一种存储装置及其实现方法,具体涉及一种超高速超大容量存储装置及其实现方法。
背景技术
随着半导体技术的发展,闪存芯片的生产制造技术越来越成熟,单芯片的容量也越来越大。由于闪存本身所具有的抗振性好、功耗低、质量轻、耐高低温恶劣环境等优点,越来越多的产品选用闪存作为存储介质。比如U盘、数码产品、硬盘等。在工业测控和军工及航天领域,由于闪存所具备的各种优点,决定了它更适合作为存储介质。目前,有基于闪存为存储介质的电子硬盘。标准尺寸的电子硬盘受结构和接口限制,速度和容量都不太高。尤其是容量,受单颗芯片的容量和体积尺寸的限制,目前最大能做到128G。
在卫星和机载的存储应用中,往往需要大容量高速的存储器。这类存储器的使用特点是顺序记录文件,不需要实现标准的文件***,接口一般采用定制的或者标准接口,协议自定义。而且由于这些工作平台的环境很恶劣,比如振动很大,温度环境很恶劣,对存储***要求很高。传统的存储介质采用磁存储,比如磁带。但是这类磁存储产品有着存储速度慢,容量低的缺点。尤其是现代随着微电子技术的发展,半导体器件工作速度越来越快,需要存储的数据量越来越大,传统的磁存储器已经无法满足应用的需求,即使是现在的电子硬盘,也无法满足要求,而基于闪存为介质的高速大容量存储器将会很好的解决这个问题。
在国内,目前也出现有一些基于闪存为存储介质的大容量存储器,但是,这类产品目前存在容量低、速度慢的特点,接口速度一般不超过100MB/S,为了扩展容量,往往体积庞大,功耗很高。
发明内容
本发明的目的在于提供一种超高速超大容量存储装置及其实现方法,这种存储装置基于闪存为存储介质,根据实际需要,其容量可以达到4T甚至更大;数据读写速度可达600MByte/S甚至更高;整个***采用FPGA作为核心管理器件,实现了闪存的动态磨损调整算法、ECC/EDC纠错算法和坏块管理算法。
本发明采用以空间换取时间,以面积换取速度的设计方法,既扩展了存储容量,又极大的提高了***的数据吞吐量;
本发明的技术解决方案为:
一种超高速超大容量存储装置,其特殊之处在于:该存储装置包括一个主控制器和若干个子控制器,所述主控制器和子控制器之间采用点对点的连接方式;所述主控制器的数据接口采用标准PCIe接口,所述标准PCIe接口包括PCIeX1,X2,X4以及X8的接口形式。
上述主控制器和子控制器中,对闪存的管理采用多通道并行,每个通道均开辟独立的缓存。
上述主控制器包括高速外部通信接口管理单元、读写高速缓存、数据管理单元、通道缓存和板级接口通信管理单元;
所述高速外部通信接口管理单元负责PCIe协议的实现,用于接收命令、接收数据和发送数据;
当外部执行写操作时,该单元把接收到的数据存放在写高速缓存中,由数据管理单元完成数据包的整体分配后,进行DMA搬移,把写高速缓存中的数据搬移到通道缓冲中;
当外部执行读操作时,相应通道的数据被读取上来存放在通道缓存中,由数据管理单元执行DMA搬移,把通道缓存中的数据搬移到读高速缓存中;
所述板级接口通信管理单元负责和子控制器进行通信,把通道缓存中的数据发送给子控制器,或者向子控制发送读数据命令,并读取数据写入到通道缓存中。
上述子控制器包括接口通信管理单元、地址映射单元、读写缓存、数据操作管理单元、ECC纠检错单元、闪存阵列通道数据缓存和闪存读写控制单元;
所述接口通信管理单元负责和主控制器通信,接收命令、数据或发送数据;
所述地址映射单元完成逻辑地址空间到闪存物理地址空间的隐射,包括坏块的管理;
所述读写缓存用来临时存放接口数据;
所述数据操作管理单元根据地址映射单元输出的地址信息,把写缓存中的数据分配到相应的闪存阵列通道数据缓存中,或者向相应的通道发送读数据命令,并在数据返回到闪存阵列通道数据缓存后,从该缓存读取数据写入到接口的读缓存中去;
所述ECC纠检错单元负责完成数据写入时的编码和数据读取时的解码,保证了数据存取的正确性;
所述闪存读写控制单元负责实现对闪存芯片的读写时序控制,以及通道内闪存阵列芯片的流水线管理。
上述通道内闪存阵列芯片的流水线管理具体是:
当对一个芯片操作完成后,立即转入下一个闪存芯片的操作,等到轮询操作完一圈回到第一次操作的闪存芯片时,该芯片上次操作的等待时间已经满足要求;依次类推,既保证每个闪存芯片的操作等待时间都满足,又保证了总线一直处于繁忙状态。
上述主控制器和子控制器的各个缓存都工作在FIFO模式下。
上述主控制器和子控制器在执行数据销毁时,在每个通道内也是基于流水线处理的方式进行擦除操作;由于擦除命令的写入时间非常短,所以每个通道内芯片几乎可以认为是同时执行擦除操作;而对各个控制器和每个控制器的各个通道,则完全并行擦除操作;从整个***来看,所有芯片可以认为同时进行擦除操作;一个闪存芯片的擦除时间是固定可计算的,不超过5s,全盘擦除时间都不超过5s。
一种上述存储装置的实现方法,其特殊之处在于,该方法包括:
1)提供一个主控制器和若干个子控制器,所述主控制器和子控制器之间采用点对点的连接方式;所述主控制器和子控制器中,对闪存的管理采用多通道并行,每个通道均开辟独立的缓存;
1.1)所述主控制器的高速外部通信接口管理单元负责PCIe协议的实现,用于接收命令、接收数据和发送数据;
1.1.1)当外部执行写操作时,该单元把接收到的数据存放在写高速缓存中,由数据管理单元完成数据包的整体分配后,进行DMA搬移,把写高速缓存中的数据搬移到通道缓冲中;
1.1.2)当外部执行读操作时,相应通道的数据被读取上来存放在通道缓存中,由数据管理单元执行DMA搬移,把通道缓存中的数据搬移到读高速缓存中;
1.2)所述主控制器的板级接口通信管理单元负责和子控制器进行通信,把通道缓存中的数据发送给子控制器,或者向子控制发送读数据命令,并读取数据写入到通道缓存中;
1.3)所述子控制器的接口通信管理单元、地址映射单元、读写缓存、数据操作管理单元、ECC纠检错单元、闪存阵列通道数据缓存和闪存读写控制单元;
1.3.1)所述接口通信管理单元负责和主控制器通信,接收命令、数据或发送数据;
1.3.2)所述地址映射单元完成逻辑地址空间到闪存物理地址空间的隐射,包括坏块的管理;
1.3.3)所述读写缓存用来临时存放接口数据;
1.3.4)所述数据操作管理单元根据地址映射单元输出的地址信息,把写缓存中的数据分配到相应的闪存阵列通道数据缓存中,或者向相应的通道发送读数据命令,并在数据返回到闪存阵列通道数据缓存后,从该缓存读取数据写入到接口的读缓存中去;
1.3.5)所述ECC纠检错单元负责完成数据写入时的编码和数据读取时的解码,保证了数据存取的正确性;
1.3.6)所述闪存读写控制单元负责实现对闪存芯片的读写时序控制,以及通道内闪存阵列芯片的流水线管理;
2)提供一个标准PCIe接口作为所述主控制器的数据接口,所述标准PCIe接口包括PCIe X1,X2,X4以及X8的接口形式。
本发明具有如下优点:
1、接口传输速度快。采用高速的PCIe接口,配合内部高效的闪存读写管理方法,保证数据读写速度最高可达到2GBB/S以上。
2、容量扩展性很好。整个***的控制由一个主控制器和若干个二级子控制构成,每个子控制器相当于一个独立的存储硬盘。各个子控制器之间相互独立,没有任何关联。如果***需要根据需要改变容量,主需要增删二级子控制器即可,对主控制器的设计改动很小,只需要做简单的配置。这样的设计具有极好的容量扩展性。
3、数据传输效率高。主从式的二级控制器协同工作,使得每个二级控制器可以独立按照自己的状态去工作,多个二级控制器之间又可以彼此独立并行工作,这样大大的提高了整个***的数据传输效率。在每个控制器内部,又采用以空间换取时间的工作方法,大大的提高了***的数据存取效率。
4、具有数据加密功能。对写入数据进行加密,增加数据的安全性。
5、具有快速数据销毁功能。无论多大容量,数据擦除时间不超过5S。
附图说明
图1为本发明的两级控制器连示意图。
图2为本发明的主控制器工作原理图。
图3为本发明的二级控制器工作原理图。
图4为本发明的闪存阵列流水线管理示意图。
具体实施方式
参见图1,描述了本发明的两级控制器连接示意图。从图中可以看出,整个***架构由一个主控制器和若干个子控制器构成。主控制器和子控制器之间采用点对点的连接方式,这样可以保证各个子控制器之间可以完全并行独立工作,彼此互相没有任何关联,既方便以后的扩展,也可以提高***的工作效率。
参见图2,描述了主控制器的工作原理。从图中可以看出,主控制器内部主要有以下几个单元组成:高速外部通信接口管理单元、读写高速缓存、数据管理单元、通道缓存和板级接口通信管理单元。高速外部通信接口管理单元负责PCIe协议的实现,用于接收命令、接收数据和发送数据。当外部执行写操作时,该单元把接收到的数据存放在写高速缓存中,由数据管理单元完成数据包的整体分配后,进行DMA搬移,把写高速缓存中的数据搬移到通道缓冲中;当外部执行读操作时,相应通道的数据被读取上来存放在通道缓存中,由数据管理单元执行DMA搬移,把通道缓存中的数据搬移到读高速缓存中。***内采用读写高速缓存分开的方法,是为了能让接口能工作在全双工模式,同时进行读写操作。
图2中的板级接口通信管理单元负责和子控制器进行通信,把通道缓存中的数据发送给子控制器,或者向子控制发送读数据命令,并读取数据写入到通道缓存中。
参见图3,描述的是子控制器的工作原理框图。从图中可以看出,子控制器包括接口通信管理单元、地址映射单元、读写缓存、数据操作管理单元、ECC纠检错单元、闪存阵列通道数据缓存和闪存读写控制单元几个部分。
接口通信管理单元负责和主控制器通信,接收命令、数据或发送数据;地址映射单元完成逻辑地址空间到闪存物理地址空间的隐射,包括坏块的管理。读写缓存用来临时存放接口数据;数据操作管理单元根据地址映射单元输出的地址信息,把写缓存中的数据分配到相应的闪存阵列通道数据缓存中,或者向相应的通道发送读数据命令,并在数据返回到闪存阵列通道数据缓存后,从该缓存读取数据写入到接口的读缓存中去;ECC纠检错单元负责完成数据写入时的编码和数据读取时的解码,保证了数据存取的正确性;闪存读写控制单元负责实现对闪存芯片的读写时序控制,以及通道内闪存阵列芯片的流水线管理。
需要说明的是,无论读写操作,闪存控制器内的各个缓存都工作在FIFO模式下,这样减少了数据存放的延时。并且,整个***工作思路充分利于了并行工作和流水线工作的设计思路,这样可以大大提高整个***的数据吞吐速度。
闪存读写控制单元在对闪存阵列内的芯片进行读写和擦除操作时,也是采用流水线操作的思路。单个闪存的写入和擦除都需要一个很长的等待时间,写入最大等待时间为700us,擦除的最大等待时间为2ms。如果在这段时间一直等待,对总线是一种极大的浪费,写入速度无法满足接口要求。因此,本发明也应用了一项创新的闪存流水线管理技术。参见图4,当对一个芯片操作完成后,立即转入下一个闪存芯片的操作,等到轮询操作完一圈回到第一次操作的闪存芯片时,该芯片上次操作的等待时间已经满足。这样依次类推,既保证每个闪存芯片的操作等待时间都满足,又保证了总线一直处于繁忙状态,极大的提高了数据吞吐速度。
在执行数据销毁时,在每个通道内也是基于以上流水线处理的思路进行擦除操作,但是由于擦除命令的写入时间非常短,所以每个通道内芯片几乎可以认为是同时执行擦除操作。而对各个控制器和每个控制器的各个通道,则完全并行擦除操作。这样从整个***来看,所有芯片可以认为同时进行擦除操作。而一个闪存芯片的擦除时间是固定可计算的,不超过5s。因此,理论上,无论存储器容量有多大,全盘擦除时间都不超过5s。
Claims (8)
1.一种超高速超大容量存储装置,其特征在于:该存储装置包括一个主控制器和若干个子控制器,所述主控制器和子控制器之间采用点对点的连接方式;所述主控制器的数据接口采用标准PCIe接口,所述标准PCIe接口包括PCIe X1,X2,X4以及X8的接口形式。
2.根据权利要求1所述超高速超大容量存储装置,其特征在于:所述主控制器和子控制器中,对闪存的管理采用多通道并行,每个通道均开辟独立的缓存。
3.根据权利要求1或2所述超高速超大容量存储装置,其特征在于:所述主控制器包括高速外部通信接口管理单元、读写高速缓存、数据管理单元、通道缓存和板级接口通信管理单元;
所述高速外部通信接口管理单元负责PCIe协议的实现,用于接收命令、接收数据和发送数据;
当外部执行写操作时,该单元把接收到的数据存放在写高速缓存中,由数据管理单元完成数据包的整体分配后,进行DMA搬移,把写高速缓存中的数据搬移到通道缓冲中;
当外部执行读操作时,相应通道的数据被读取上来存放在通道缓存中,由数据管理单元执行DMA搬移,把通道缓存中的数据搬移到读高速缓存中;
所述板级接口通信管理单元负责和子控制器进行通信,把通道缓存中的数据发送给子控制器,或者向子控制发送读数据命令,并读取数据写入到通道缓存中。
4.根据权利要求3所述超高速超大容量存储装置,其特征在于:所述子控制器包括接口通信管理单元、地址映射单元、读写缓存、数据操作管理单元、ECC纠检错单元、闪存阵列通道数据缓存和闪存读写控制单元;
所述接口通信管理单元负责和主控制器通信,接收命令、数据或发送数据;
所述地址映射单元完成逻辑地址空间到闪存物理地址空间的隐射,包括坏块的管理;
所述读写缓存用来临时存放接口数据;
所述数据操作管理单元根据地址映射单元输出的地址信息,把写缓存中的数据分配到相应的闪存阵列通道数据缓存中,或者向相应的通道发送读数据命令,并在数据返回到闪存阵列通道数据缓存后,从该缓存读取数据写入到接口的读缓存中去;
所述ECC纠检错单元负责完成数据写入时的编码和数据读取时的解码,保证了数据存取的正确性;
所述闪存读写控制单元负责实现对闪存芯片的读写时序控制,以及通道内闪存阵列芯片的流水线管理。
5.根据权利要求4所述超高速超大容量存储装置,其特征在于,所述通道内闪存阵列芯片的流水线管理具体是:
当对一个芯片操作完成后,立即转入下一个闪存芯片的操作,等到轮询操作完一圈回到第一次操作的闪存芯片时,该芯片上次操作的等待时间已经满足要求;依次类推,既保证每个闪存芯片的操作等待时间都满足,又保证了总线一直处于繁忙状态。
6.根据权利要求5所述超高速超大容量存储装置,其特征在于:所述主控制器和子控制器的各个缓存都工作在FIFO模式下。
7.根据权利要求6述超高速超大容量存储装置,其特征在于:所述主控制器和子控制器在执行数据销毁时,在每个通道内也是基于流水线处理的方式进行擦除操作;由于擦除命令的写入时间非常短,所以每个通道内芯片几乎可以认为是同时执行擦除操作;而对各个控制器和每个控制器的各个通道,则完全并行擦除操作;从整个***来看,所有芯片可以认为同时进行擦除操作;一个闪存芯片的擦除时间是固定可计算的,不超过5s,全盘擦除时间都不超过5s。
8.一种权利要求1所述存储装置的实现方法,其特征在于,该方法包括:
1)提供一个主控制器和若干个子控制器,所述主控制器和子控制器之间采用点对点的连接方式;所述主控制器和子控制器中,对闪存的管理采用多通道并行,每个通道均开辟独立的缓存;
1.1)所述主控制器的高速外部通信接口管理单元负责PCIe协议的实现,用于接收命令、接收数据和发送数据;
1.1.1)当外部执行写操作时,该单元把接收到的数据存放在写高速缓存中,由数据管理单元完成数据包的整体分配后,进行DMA搬移,把写高速缓存中的数据搬移到通道缓冲中;
1.1.2)当外部执行读操作时,相应通道的数据被读取上来存放在通道缓存中,由数据管理单元执行DMA搬移,把通道缓存中的数据搬移到读高速缓存中;
1.2)所述主控制器的板级接口通信管理单元负责和子控制器进行通信,把通道缓存中的数据发送给子控制器,或者向子控制发送读数据命令,并读取数据写入到通道缓存中;
1.3)所述子控制器的接口通信管理单元、地址映射单元、读写缓存、数据操作管理单元、ECC纠检错单元、闪存阵列通道数据缓存和闪存读写控制单元;
1.3.1)所述接口通信管理单元负责和主控制器通信,接收命令、数据或发送数据;
1.3.2)所述地址映射单元完成逻辑地址空间到闪存物理地址空间的隐射,包括坏块的管理;
1.3.3)所述读写缓存用来临时存放接口数据;
1.3.4)所述数据操作管理单元根据地址映射单元输出的地址信息,把写缓存中的数据分配到相应的闪存阵列通道数据缓存中,或者向相应的通道发送读数据命令,并在数据返回到闪存阵列通道数据缓存后,从该缓存读取数据写入到接口的读缓存中去;
1.3.5)所述ECC纠检错单元负责完成数据写入时的编码和数据读取时的解码,保证了数据存取的正确性;
1.3.6)所述闪存读写控制单元负责实现对闪存芯片的读写时序控制,以及通道内闪存阵列芯片的流水线管理;
2)提供一个标准PCIe接口作为所述主控制器的数据接口,所述标准PCIe接口包括PCIe X1,X2,X4以及X8的接口形式。
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20120704 |