CN110069443B - 一种基于fpga控制的ufs存储阵列***及数据传输方法 - Google Patents

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Abstract

本发明涉及存储器设计领域，具体提供了一种基于FPGA控制的UFS存储阵列***及数据传输方法。该***由usb type c接口、若干UFS存储芯片和FPGA组成，FPGA上设置有雷电3 slave模块、雷电3 master模块、MicroBlaze软核模块、地址映射模块、数据通道模块、写通道ddr控制器模块和读通道ddr控制器模块，基于该***实现了数据传输方法。与现有技术相比，本发明的一种基于FPGA控制的UFS存储阵列***，利用UFS芯片的全双工的特点，结合读写双路DDR通道和全双工工作状态的雷电3接口，实现存储阵列的全双工功能，使存储阵列适应现代操作***频繁读写的特性，具有良好的推广价值。

Description

一种基于FPGA控制的UFS存储阵列***及数据传输方法
技术领域
本发明涉及存储器设计领域，具体提供一种基于FPGA控制的UFS存储阵列***及数据传输方法。
背景技术
雷电3接口是英特尔公司研发的高速接口规范，物理接口兼容usb type c接口，最高带宽可以达到40Gbps，越来越多的电脑带有该外设接口以满足对未来存储设备数据交互速度的需求。当前UFS存储芯片大多都是单芯片应用，在手机等嵌入式领域基本满足了需求。但是在一些对速度、容量都有高要求的场合，需要使用多块UFS芯片组成存储阵列。
目前，市场上缺乏雷电3接口的高速存储设备，无法充分利用UFS芯片和雷电3接口高速的优势。
发明内容
本发明是针对上述现有技术的不足，提供一种设计合理，安全适用的基于FPGA控制的UFS存储阵列***。
本发明进一步的技术任务是提供一种实用性强、基于FPGA控制的UFS存储阵列数据传输方法。
本发明解决其技术问题所采用的技术方案是：
一种基于FPGA控制的UFS存储阵列***，该***由usb type c接口、若干UFS存储芯片和FPGA组成，FPGA上设置有雷电3slave模块、雷电3master模块、MicroBlaze软核模块、地址映射模块、数据通道模块、写通道ddr控制器模块和读通道ddr控制器模块；
usb type c接口用于连接上位机，上位机将数据的读写擦命令通过GHT接口传送给雷电3slave模块，雷电3slave模块用于将接收到的命令传送给MicroBlaze软核模块，MicroBlaze软核模块用于将上位机发送的命令转换成自定义指令后下发给地址映射模块，同时也完成将FPGA侧的工作状态反馈给上位机的任务；
地址映射模块用于接收MicroBlaze软核模块下发的命令，完成指令中阵列地址到底层各UFS存储芯片逻辑block地址的映射，之后地址映射模块将命令传送给数据通道模块；数据通道模块用于对数据进行整形，整形后的数据通过HP接口和若干UFS存储芯片进行数据的交互，写通道ddr控制器模块和读通道ddr控制器模块分别用于执行写操作和读操作。
进一步的，所述写通道ddr控制器模块和读通道ddr控制器模块内部都由XilinxDDR4IP核和IP核控制逻辑组成，IP核控制逻辑通过AXI总线接口与Xilinx DDR4IP核通信。
进一步的，该***还包括多个内存颗粒。
作为优选，所述的多个内存颗粒为多个DDR4内存颗粒。
进一步的，所述多个DDR4内存颗粒通过HP接口与Xilinx DDR4IP核连接。
作为优选，所述UFS存储芯片以1xN的阵列形式排列，N为大于等于2小于等于8的整数，且UFS存储芯片符合UFS2.1协议。
一种基于FPGA控制的UFS存储阵列数据传输方法，用usb type c接口连接上位机，接收上位机传输读写擦命令；
当上位机发送读命令时，首先，读命令通过GTH接口到达雷电3slave模块，雷电3slave模块接收命令将命令传送给MicroBlaze软核模块，MicroBlaze软核模块经地址映射模块将命令传送给数据通道模块，数据通道模块读取命令，把要读取的数据通过HP接口在UFS存储芯片中找到；然后，在UFS存储芯片中找到的要读取的数据返回数据通道模块，此数据进入读通道ddr控制器模块中，读通道ddr控制器模块将数据发送给雷电3master模块，雷电3master模块反馈给上位机，完成读命令；
当发送写命令时，写命令通过GTH接口传送给雷电3slave模块，雷电3slave模块接收命令将此命令传送给MicroBlaze软核模块，MicroBlaze软核模块经地址映射模块将命令传送给数据通道模块，数据通道模块读取命令，找到存储合适的UFS存储芯片；该命令返回数据通道模块到地址映射模块再到MicroBlaze软核模块，MicroBlaze软核模块将命令传送到到雷电3slave模块，雷电3slave模块接收到命令执行操作，将要写的数据输入写通道ddr控制器模块，此数据由写通道ddr控制器模块再到数据通道模块，数据通道模块将发送的数据分割后顺序分配给找到的储存合适的UFS存储芯片中写入，完成写命令；
当发送擦命令时，擦命令通过GTH接口传送给雷电3slave模块，雷电3slave模块接收命令将命令传送给MicroBlaze软核模块，MicroBlaze软核模块经地址映射模块将命令传送给数据通道模块，数据通道模块读取命令，擦拭储存在UFS存储芯片中的数据；之后此命令返回数据通道模块到地址映射模块再到MicroBlaze软核模块，MicroBlaze软核模块再将命令传送给雷电3master模块，雷电3master模块反馈上位机擦命令已完成。
进一步的，数据通道模块将上位机发送的数据是以8bit为单位分割后顺序分配给找到的储存合适的UFS存储芯片中写入。
进一步的，所述的读通道ddr控制器模块和写通道ddr控制器模块内命令都是由IP核控制逻辑向Xilinx DDR4IP核发送，Xilinx DDR4IP核与DDR4内存颗粒互交来完成数据的传输。
本发明的基于FPGA控制的UFS存储阵列***和现有技术相比，具有以下突出的有益效果：
1、利用UFS储存芯片的全双工特点，结合读写双路DDR通道和全双工工作状态的雷电3接口，实现存储阵列的全双工功能，使存储阵列适应现代操作***频繁读写的特性；
2、利用UFS储存芯片高速串行接口，结合双路DDR通道和雷电3接口的高速读写性能，以及FPGA的高速低功耗特性，实现存储阵列的超低功耗和最高可达2.5GB/s的读写速度；
3、利用MicroBlaze软核模块到地址映射模块，降低顶层文件***适配难度，根据文件大小自动选择对数据进行分割操作，实现数倍于单片UFS储存芯片的读写擦操作性能，结合UFS储存芯片的磨损均衡和坏块扫描以及芯片级地址映射功能，实现高效的存储空间碎片整理。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
附图1是一种基于FPGA控制的UFS存储阵列***的结构示意图；
附图2是图1中读通道ddr控制模块的结构示意图；
附图3是图1中写通道ddr控制模块的结构示意图。
具体实施方式
为了使本技术领域的人员更好的理解本发明的方案，下面结合具体的实施方式对本发明作进一步的详细说明。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例都属于本发明保护的范围。
下面给出一个最佳实施例：
如图1、2、3所示，一种基于FPGA控制的UFS存储阵列***，该***由usb type c接口、若干UFS存储芯片和FPGA组成，FPGA上设置有雷电3slave模块、雷电3master模块、MicroBlaze软核模块、地址映射模块、数据通道模块、写通道ddr控制器模块和读通道ddr控制器模块。
usb type c接口物理外形与支持usb 3.1协议的物理接口相同，usb typec接口用于连接上位机，上位机将数据的读写擦命令通过GHT接口传送给雷电3slave模块，雷电3slave模块用于将接收到的命令传送给MicroBlaze软核模块，MicroBlaze软核模块用于将上位机发送的命令转换成自定义指令后下发给地址映射模块，同时也完成将FPGA侧的工作状态反馈给上位机的任务。
地址映射模块用于接收MicroBlaze软核模块下发的命令，完成指令中阵列地址到底层各UFS存储芯片逻辑block地址的映射，之后将命令传送给数据通道模块，数据通道模块用于对数据进行整形，整形后的数据通过HP接口和若干UFS存储芯片进行数据的交互，完成命令后发送给上位机。
写通道ddr控制器模块和读通道ddr控制器模块内部都由Xilinx DDR4IP核和IP核控制逻辑组成，IP核控制逻辑通过AXI总线接口与Xilinx DDR4IP核通信。此外，写通道ddr控制器模块和读通道ddr控制器模块内部的Xilinx DDR4IP核分别通过HP接口与2个DDR4内存颗粒相连。
UFS存储芯片用于储存数据，UFS存储芯片以1x4的阵列形式排列，且UFS存储芯片符合UFS2.1协议。
基于该***，本发明基于FPGA控制的UFS存储阵列数据传输方法为：用usb type c接口连接上位机，接收上位机传输读写擦命令；
当上位机发送读命令时，读命令通过GTH接口到达雷电3slave模块，雷电3slave模块接收命令将命令传送给MicroBlaze软核模块，MicroBlaze软核模块经地址映射模块将命令传送给数据通道模块，数据通道模块读取命令，把要读取的数据通过HP接口在UFS存储芯片中找到；之后将在UFS存储芯片中找到的数据返回数据通道模块，此数据进入读通道ddr控制器模块中的IP核控制逻辑，IP核控制逻辑调用IP核，IP核控制逻辑通过AXI总线接口把数据传给Xilinx DDR4IP核，Xilinx DDR4IP核与2个DDR4内存颗粒互交，把数据传给雷电3master模块，雷电3master模块通知上位机完成读命令。
当发送写命令时，写命令通过GTH接口传送给雷电3slave模块，雷电3slave模块接收命令将命令传送给MicroBlaze软核模块，MicroBlaze软核模块经地址映射模块将命令传送给数据通道模块，数据通道模块读取命令，找到存储合适的UFS存储芯片；此命令经数据通道模块返回地址映射模块到MicroBlaze软核模块，MicroBlaze软核模块将命令传达到雷电3slave模块，雷电3slave模块接收到命令执行写操作；要写的数据进入写通道ddr控制器模块的IP核控制逻辑，IP核控制逻辑将数据传输到Xilinx DDR4IP核，当写入的数据需要缓存等待时，Xilinx DDR4IP核与2个DDR4内存颗粒互交，将数据缓存在2个DDR4内存颗粒中；之后数据到数据通道模块，数据通道模块将发送的数据以8bit为单位分割后顺序分配给找到的储存合适的UFS存储芯片中写入，完成写命令；
当发送擦命令时，擦命令通过GTH接口传送给雷电3slave模块，雷电3slave模块接收命令将命令传送给MicroBlaze软核模块，MicroBlaze软核模块经地址映射模块将数据传送给数据通道模块，数据通道模块读取命令，擦拭储存在UFS存储芯片中的数据；然后此命令返回数据通道模块、地址映射模块、MicroBlaze软核模块到雷电3master模块，雷电3master模块将命令反馈给上位机，擦命令已完成。
上述具体的实施方式仅是本发明具体的个案，本发明的专利保护范围包括但不限于上述具体的实施方式，任何符合本发明的基于FPGA的USB接口互联的方法及***权利要求书的且任何所述技术领域普通技术人员对其做出的适当变化或者替换，皆应落入本发明的专利保护范围。

Claims (9)

1.一种基于FPGA控制的UFS存储阵列***，其特征在于，
该***由usb type c接口、若干UFS存储芯片和FPGA组成，FPGA上设置有雷电3slave模块、雷电3master模块、MicroBlaze软核模块、地址映射模块、数据通道模块、写通道ddr控制器模块和读通道ddr控制器模块；
usb type c接口用于连接上位机，上位机将数据的读写擦命令通过GHT接口传送给雷电3slave模块，雷电3slave模块用于将接收到的命令传送给MicroBlaze软核模块，MicroBlaze软核模块用于将上位机发送的命令转换成自定义指令后下发给地址映射模块，同时也完成将FPGA侧的工作状态反馈给上位机的任务；
地址映射模块用于接收MicroBlaze软核模块下发的命令，完成指令中阵列地址到底层各UFS存储芯片逻辑block地址的映射，之后地址映射模块将命令传送给数据通道模块；数据通道模块用于对数据进行整形，整形后的数据通过HP接口和若干UFS存储芯片进行数据的交互，写通道ddr控制器模块和读通道ddr控制器模块分别用于执行写操作和读操作。
2.根据权利要求1所述的一种基于FPGA控制的UFS存储阵列***，其特征在于所述写通道ddr控制器模块和读通道ddr控制器模块内部都由Xilinx DDR4 IP核和IP核控制逻辑组成，IP核控制逻辑通过AXI总线接口与Xilinx DDR4 IP核通信。
3.根据权利要求2所述的一种基于FPGA控制的UFS存储阵列***，其特征在于该***还包括多个内存颗粒。
4.根据权利要求3所述的一种基于FPGA控制的UFS存储阵列***，其特征在于所述的多个内存颗粒为多个DDR4内存颗粒。
5.根据权利要求4所述的一种基于FPGA控制的UFS存储阵列***，其特征在于所述多个DDR4内存颗粒通过HP接口与Xilinx DDR4IP核连接。
6.根据权利要求5所述的一种基于FPGA控制的UFS存储阵列***，其特征在于所述UFS存储芯片以1xN的阵列形式排列，N为大于等于2小于等于8的整数，且UFS存储芯片符合UFS2.1协议。
7.一种基于FPGA控制的UFS存储阵列数据传输方法，其特征在于，
用usb type c接口连接上位机，接收上位机传输读写擦命令；
当上位机发送读命令时，首先，读命令通过GTH接口到达雷电3slave模块，雷电3slave模块接收命令将命令传送给MicroBlaze软核模块，MicroBlaze软核模块经地址映射模块将命令传送给数据通道模块，数据通道模块读取命令，把要读取的数据通过HP接口在UFS存储芯片中找到；然后，在UFS存储芯片中找到的要读取的数据返回数据通道模块，此数据进入读通道ddr控制器模块中，读通道ddr控制器模块将数据发送给雷电3master模块，雷电3master模块反馈给上位机，完成读命令；
当发送写命令时，写命令通过GTH接口传送给雷电3slave模块，雷电3slave模块接收命令将此命令传送给MicroBlaze软核模块，MicroBlaze软核模块经地址映射模块将命令传送给数据通道模块，数据通道模块读取命令，找到存储的UFS存储芯片；该命令返回数据通道模块到地址映射模块再到MicroBlaze软核模块，MicroBlaze软核模块将命令传送到雷电3slave模块，雷电3slave模块接收到命令执行操作，将要写的数据输入写通道ddr控制器模块，此数据由写通道ddr控制器模块再到数据通道模块，数据通道模块将发送的数据分割后顺序分配给找到的储存的UFS存储芯片中写入，完成写命令；
当发送擦命令时，擦命令通过GTH接口传送给雷电3slave模块，雷电3slave模块接收命令将命令传送给MicroBlaze软核模块，MicroBlaze软核模块经地址映射模块将命令传送给数据通道模块，数据通道模块读取命令，擦拭储存在UFS存储芯片中的数据；之后此命令返回数据通道模块到地址映射模块再到MicroBlaze软核模块，MicroBlaze软核模块再将命令传送给雷电3master模块，雷电3master模块反馈上位机擦命令已完成。
8.根据权利要求7所述的一种基于FPGA控制的UFS存储阵列数据传输方法，其特征在于数据通道模块将上位机发送的数据以8bit为单位分割后顺序分配给找到的储存的UFS存储芯片中写入。
9.根据权利要求8所述的一种基于FPGA控制的UFS存储阵列数据传输方法，其特征在于读通道ddr控制器模块和写通道ddr控制器模块内命令都是由IP核控制逻辑向Xilinx DDR4IP核发送，Xilinx DDR4 IP核与DDR4内存颗粒互交来完成数据的传输。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110781106A (zh) * 2019-09-05 2020-02-11 深圳市德名利电子有限公司 一种通用闪存存储器主机端芯片装置以及设备
CN110795350B (zh) * 2019-10-28 2023-05-05 山东浪潮科学研究院有限公司 一种risc-v处理器的可控跟踪调试方法及***
CN111444662A (zh) * 2020-03-24 2020-07-24 中国科学院近代物理研究所 基于fpga的高速ddr单粒子效应评估***及方法
CN112699062B (zh) * 2020-12-28 2022-12-09 湖南博匠信息科技有限公司 数据高速存储***

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8700834B2 (en) * 2011-09-06 2014-04-15 Western Digital Technologies, Inc. Systems and methods for an enhanced controller architecture in data storage systems
CN103280238B (zh) * 2013-06-27 2017-02-08 山东量子科学技术研究院有限公司 基于FPGA的eMMC控制器及其工作方法
CN206411658U (zh) * 2017-01-24 2017-08-15 济南浪潮高新科技投资发展有限公司 一种基于FPGA的NandFlash存储***
CN206991288U (zh) * 2017-07-20 2018-02-09 北京润科通用技术有限公司 一种数据存储***
CN207008602U (zh) * 2017-08-08 2018-02-13 鸿秦（北京）科技有限公司 一种基于NandFlash存储器多通道的存储阵列控制装置
CN108897703A (zh) * 2018-05-30 2018-11-27 郑州云海信息技术有限公司 一种基于pcie的高速数据传输***及方法

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