CN107209735B - 可配置管芯、层叠封装装置以及方法 - Google Patents

可配置管芯、层叠封装装置以及方法 Download PDF

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Abstract

一种可配置管芯，包括：逻辑元件，其被配置成传达控制和地址(CA)信号以及数据(DQ)信号；以及与该逻辑元件处于通信的第一通用物理接口(PHY)和第二通用PHY，其中第一通用PHY和第二通用PHY中的每一者可被配置为CA PHY和DQ PHY，并且其中该逻辑元件可被配置成向第一通用PHY和第二通用PHY中不同的通用PHY传达CA信号和DQ信号。

Description

可配置管芯、层叠封装装置以及方法
技术领域
本申请涉及至存储器设备的芯片连接，尤其涉及共用管芯上用于容适以简单封装和低成本将该管芯连接至不同外部存储器类型的芯片连接。
背景技术
同步动态随机存取存储器(SDRAM)是在移动通信和计算设备(诸如智能电话和平板计算机)中使用的一类存储器。在一些实施例中，双数据率SDRAM(DDR SDRAM或DDR)指的是一种类型的存储器和相关联的用于与这种存储器通信的接口。此外，低功率DDR(LPDDR或简称为LP，有时被称为移动DDR)是被设计成降低功耗的一类DDR，其中移动设备为目标应用。存在与各种数据速度和功率要求相对应的若干版本的LPDDR。例如，LPDDR3(有时也被标示为LP3)和LPDDR4(有时也被标示为LP4)是两种新近版本的LPDDR。LPDDR4被设计成以增加的成本和/或复杂度为代价来以比LPDDR3更高的速度和更少的功耗进行通信。
现代移动设备(诸如智能电话)的趋势是使存储器设计专注于越来越大的存储器传输速率而同时又节省功率。片上***(SoC)常被用在移动设备中以节省功率和/或使空间需求最小化。SoC是指嵌入在单个基板上的多个功能块(诸如调制解调器和应用处理器核)，从而允许移动设备执行复杂且功率密集的应用。该单个基板有时被称为管芯，由此通常在单个管芯上共同地实现多个功能块。
在一些实例中，层叠封装(PoP)可以指其中两个或更多个封装堆叠在彼此之上并用接口在它们之间传递信号的封装配置。电子器件工程联合委员会(JEDEC)已标准化用于与LPDDR3 SDRAM存储器对接的一个或多个PoP版图(footprint)。JEDEC中至少存在一项针对用于与LPDDR4 SDRAM存储器对接的PoP版图的提议。LPDDR3和LPDDR4的差异导致相应的版图显著不同。
移动设备应用要求更多且更快的存储器，因此对于更快的存储器(诸如LPDDR4)，趋势是要使SoC设计和相应的管芯设计专注于优化布线和封装。然而，在价格敏感的市场(诸如专注于低端或中端智能手机的市场)中可能期望向供应商提供对价格和性能进行折衷的灵活性，以在不同价格点供应移动设备。一种选项可以是提供LPDDR3(而非LPDDR4)作为低成本存储器替代品。然而，一旦针对LPDDR4封装优化了SoC管芯，针对LPDDR3来改进布线和封装就可能过度昂贵。由此，存在对灵活地容适不同存储器架构的SoC管芯的需求。
发明内容
公开了用于以最小封装复杂度支持不同存储器类型的管芯。在一个实施例中，不同存储器类型共用的管芯可被配置成以封装之间的简单互连按PoP配置支持两种存储器类型中的每一种，而不管这两种存储器类型中的哪一种被使用。例如，所支持的一种存储器类型为LPDDR3，而所支持的第二存储器类型为LPDDR4。
在一个实施例中，公开了一种可配置管芯，包括：逻辑元件，其被配置成传达控制和地址(CA)信号以及数据(DQ)信号；以及与该逻辑元件处于通信的第一通用物理接口(PHY)和第二通用PHY。第一通用PHY和第二通用PHY中的每一者可被配置为CA PHY和DQPHY，并且该逻辑元件可被配置成向第一通用PHY和第二通用PHY中不同的通用PHY传达CA信号和DQ信号。
在另一实施例中，公开了一种装备，包括：SoC，其用于选择性地支持第一类型的存储器和第二类型的存储器，该SoC包括通用PHY，其可响应于与第一类型的存储器或第二类型的存储器中被支持的一者相对应的输入而配置为CA PHY和DQ PHY。该装备还包括用于响应于该输入而向该通用PHY传达CA信号和DQ信号的装置。
在又一实施例中，公开了一种PoP装置，其包括：第一封装，其包括存储器电路***，该存储器电路***被配置成选择性地支持第一类型的存储器和第二类型的存储器之一。该存储器电路***包括多个PHY，该多个接口中的每一者可被配置为CA PHY和DQ PHY。该存储器电路***还包括逻辑元件，其被配置成向该多个PHY中被配置为CA PHY的PHY传达CA信号，并且向和从该多个PHY中被配置为DQ PHY的PHY传达DQ信号。该PoP装置还包括第二封装，其包括第一类型的存储器或第二类型的存储器。第二封装按PoP配置耦合至第一封装。
在再一实施例中，公开了一种用于使用单个管芯支持不同存储器类型的方法。该方法包括接收存储器类型指示并基于该存储器类型指示来向第一通用PHY传达CA信号。该方法还包括基于该存储器类型指示来向第二通用PHY传达DQ信号。
附图说明
图1是解说根据本公开的实施例的示例SoC管芯和对应的架构的架构示图。
图2解说了根据本公开的实施例的LPDDR3 PoP版图。
图3解说了根据本公开的实施例的LPDDR4 PoP版图。
图4解说了根据本公开的实施例的LPDDR4优化管芯与LPDDR3 PoP版图之间的路由。
图5解说了根据本公开的实施例的LPDDR3和LPDDR4两者共用的管芯。
图6解说了根据本公开的实施例的DDR信号逻辑。
图7解说了根据本公开的实施例的DDR信号逻辑的一部分。
图8A解说了根据本公开的实施例的配置成用于LPDDR3 PoP的共用管芯与LPDDR3版图之间的连接，并且图8B解说了根据本公开的实施例的配置成用于LPDDR4 PoP的共用管芯与LPDDR4版图之间的连接。
图9是根据本公开的实施例的具有共用管芯的PoP的立体视图。
图10解说了根据本公开的实施例的LPDDR3和LPDDR4两者共用的包括单个时钟控制器的管芯。
图11是根据本公开的实施例的使用共用管芯的示例方法的流程图。
具体实施方式
本文中公开了使用相对简单且低成本的PoP配置来支持多种类型的存储器的可配置管芯的实施例。在一个应用中，该可配置管芯向智能手机供应商和制造商提供了将较廉价的存储器类型用于低端到中端智能电话或者将比该较廉价存储器更快和/或具有更大容量的更昂贵存储器类型用于高端智能电话的选择。同一管芯可被用于两种存储器类型而不引入用于封装布线的附加层、或其他更昂贵的技术(诸如中介体)，不管存储器类型如何。此外，不要求对存储器管芯或存储器封装的改变。作为示例，可配置管芯所支持的存储器类型包括LPDDR3存储器和LPDDR4存储器。
可配置管芯可采用使得这种灵活性成为可能的数个特征。示例性实施例可包括以下特征中的一者或多者。第一，可采用通用PHY，其可配置为CA PHY或DQ PHY并且可根据管芯所支持的PoP存储器版图来配置。第二，可采用灵活信号逻辑元件，以用于根据管芯所支持的PoP存储器版图路由去往和来自恰适PHY的CA和DQ信号。第三，可采用时钟控制器，其向管芯上的所有PHY提供匹配时钟信号以向任何PHY提供根据管芯所支持的PoP存储器版图处置不同类型的信号的灵活性。针对所支持的不同类型的存储器，存储器控制器能够产生具有恰适定时关系的CA编码。
图1是解说示例片上***(SoC)100管芯和对应的架构的架构示图。在一实施例中，SoC管芯100被用在智能电话、平板计算机、或其他移动无线设备中。SoC管芯100包括数个功能块，其包括多核处理器110(有时被称为中央处理单元或CPU)、图形处理器120、调制解调器130和存储器电路***140，如图1所示。图1是SoC管芯100的逻辑布局，其示出了作为分开且相异的区域对应于所提及的功能的每个区域110-140，但实际物理布局可能更复杂(例如，其中一个功能块的电路***散布在另一功能块的电路***之间)。在一实施例中，该调制解调器实现针对数种已知无线技术或标准(诸如长期演进(LTE))中的任一种的基带处理。处理器110-130是指SoC管芯100中专用于那些功能块的区域。在这些区域中的每一者中，存在用于所指定的功能的电路***。存储器电路***140可以是指SoC管芯100中专用于存储器控制器以及用于对接到外部存储器的接口电路的区域。外部存储器例如可被容纳在封装中，该封装具有用于连接至存储器电路***140的接口。存储器电路***140可被配置成与任何类型的存储器(诸如DDR SDRAM、DRAM、或闪存)对接。出于解说目的，本公开专注于DDR SDRAM，诸如LPDDR3和LPDDR4。多核处理器110、图形处理器120和调制解调器130中的至少一者与存储器电路***140处于通信。各个组件可经由任何形式的已知连接(诸如总线)来通信。
在一些实施例中，“PoP版图”(或简称为“版图”)指的是DDR SDRAM存储器封装上的电连接的位置。在一实施例中，PoP版图指定DDR SDRAM存储器封装上连接至相应SoC封装(其包括SoC管芯100)的位置。存储器电路***140可被设计成容适各种DDR版图，诸如针对LPDDR3或LPDDR4的版图。LPDDR3和LPDDR4的差异导致相应的版图在物理上不同。图2解说了示例LPDDR3 PoP版图200，并且图3解说了示例LPDDR4 PoP版图300。标记x-DQ指示用于数据的信道x(0或1)，并且y-CA指示用于命令和地址信息的信道y(0或1)。标记为“CA”和“DQ”的块是对应于CA和DQ信号的固定DDR物理层电路(PHY)。各种形式的DDR存储器的CA和DQ信号是本领域普通技术人员公知的。
图2和3中的每个版图解说了示例64位存储器接口。图2和3中的每个版图对应于各种JEDEC提议或标准。参照图2，在一实施例中，LPDDR3 PoP版图200中的每个DQ PHY指代特定字节(或8位)。存在八个DQ字节，从而产生64位存储器接口(原本是两个针对LPDDR3的32位信道)。对于LPDDR4是类似的，在一实施例中，LPDDR4 PoP版图300中的每个DQ PHY指代特定字节，从而产生64位存储器接口(原本是四个针对LPDDR4的16位信道)。针对LPDDR3的每信道的每个CA接口对应于10位，而针对LPDDR4的每信道的CA接口为6位。在一个实施例中，通用CA PHY支持6位。一般而言，在LPDDR4的情形中，每16位的DQ需要一个CA接口，而在LPDDR3中，一个CA接口能够处置32位的DQ。由此，对于LPDDR3和LPDDR4两者，每个32位信道使用两个CA PHY。在一实施例中，LPDDR4 PoP版图原本是4x16，但该版图在管芯上被实现为2x32(将两个x16看作单个x32)。
如先前所讨论的，在一些低端到中端智能手机应用中期望向供应商提供取决于例如期望价格点和特征集而在LPDDR3和LPDDR4之间进行选择的灵活性。如果管芯针对LPDDR4PoP被优化并且预计还要与LPDDR3 PoP协作，则一种结果是将需要潜在较长的交错线路，如图4所解说的。图4解说了LPDDR4PoP优化管芯410与LPDDR3 PoP版图之间的互连，以解说信号路由面临的挑战。可使用中介体或其他附加层(诸如添加至基底封装的层)来管理路由，这可能会增加非期望成本和信号完整性风险。在一些实施例中，PHY指的是管芯上包含电路***(包括时钟恢复和输入/输出(I/O)焊盘)的区域，其提供管芯与DDR SDRAM存储器之间的接口。在一实施例中，LPDDR4管芯410对应于SoC管芯100，并且具体指示存储器电路***140的一部分的布局。
图5解说了LPDDR3和LPDDR4两者共用的管芯500的实施例。共用管芯500克服了许多以上所讨论的问题。共用管芯500包括存储器控制器510、DDR信号逻辑520、以及DDR PHYA 531到L 542，如图5所示。在一些实施例中，存储器控制器510为总线集成存储器控制器(BIMC)。PHY A 531到L 542中的一者或多者为通用或共用PHY，其可取决于LPDDR3还是LPDDR4被使用而被配置为CA PHY或DQ PHY。DQ PHY在DQ PHY提供要向存储器写入和从存储器读取两者的数据的意义上是双向的。另一方面，CA PHY通常是单向的以向存储器发送控制和地址信息，但在正常情况下经由CA PHY从存储器接收不到任何东西。使用共用管芯500的一种折衷是作为可被配置为DQ PHY或CA PHY的通用PHY的任何PHY可以在面积上略微大于专门设计为DQ PHY或CA PHY的PHY。除了提供能够选择LPDDR3或LPDDR4的灵活性的益处之外，通用PHY略大的面积还提供了对于LPDDR3和LPDDR4两者共用的管芯减少布线成本和复杂度的益处。
图6解说了DDR信号逻辑520的实施例。解说了DDR信号逻辑520输入和输出。DDR信号逻辑520的一个功能是在存储器控制器510与DDR SDRAM之间路由信号。DDR信号逻辑520接收传递两个值之一的控制信号，每个值对应于存储器类型，诸如LPDDR3或LPDDR4。在一实施例中，该控制信号接收自存储器控制器510或另一处理单元。该控制信号的值可根据一个或多个控制和状态寄存器(CSR)来确定。至少一个CSR可以用对应于LPDDR3或LPDDR4的值来编程，以恰适地设置DDR信号逻辑520。
表1是根据一个实施例的LP PHY针对LPDDR4和LPDDR3存储器相对于管芯500的示例对准的信道/PHY映射表。在一些实施例中，DDR信号逻辑520是实现表1的逻辑电路或元件。标记x-DQ[n]指示信道x(0或1)以及DQ信号的字节号n(0、1、2或3)，并且标记y-CA[z]指示信道y(0或1)以及CA信号的比特群号z(0或1)。如先前所讨论的，每个CA信号针对LPDDR3表示5位，并且针对LPDDR4表示6位。
DDR PHY LPDDR4配置 LPDDR3配置
A 531 0-DQ[0] 1-DQ[0]
B 532 0-CA[0] 1-DQ[2]
C 533 0-DQ[1] 0-DQ[3]
D 534 0-DQ[2] 0-DQ[1]
E 535 0-CA[1] 0-DQ[0]
F 536 0-DQ[3] 0-DQ[2]
G 537 1-DQ[3] 1-CA[0]
H 538 1-CA[1] 1-CA[1]
I 539 1-DQ[2] 0-CA[0]
J 540 1-DQ[1] 0-CA[1]
K 541 1-CA[0] 1-DQ[3]
L 542 1-DQ[0] 1-DQ[1]
表1
在至少一个实施例中，DDR信号逻辑520基于LPDDR3还是LPDDR4被使用来路由或传达去往和来自恰适PHY的信号。例如，可接收传递两个值之一的控制信号。DDR信号逻辑520被配置成确定这两个值中的哪一个值被传递。如果确定该值为第一值，则DDR信号逻辑520实现表1中针对LPDDR4配置的表条目。否则，如果确定该值为第二值，则DDR信号逻辑520实现表1中针对LPDDR3配置的表条目。
此外，共用管芯500的各个PHY基于LPDDR3还是LPDDR4被使用来配置。这些PHY中的一些针对所使用的每个DDR版本被配置为相同类型的PHY。例如，根据表1，PHY A 531被配置为DQ PHY(尽管针对不同信道)，而不管使用的是哪个版本的DDR版本。其他PHY针对所使用的每个DDR版本被配置为不同类型的PHY。例如，根据表1，PHY K 541在LPDDR4存储器被使用的情况下被配置为CA PHY，并且在LPDDR3存储器被使用的情况下被配置为DQ PHY。
DQ线的信号在图6中被指示为双向。对于DQ PHY，数据从DDR信号逻辑520被提供给存储器控制器510以进行读操作，并且数据从存储器控制器510被提供给DDR信号逻辑520以进行写操作。尽管DQ信号被指示为双向，但在一些实施例中，对于写入数据和读取数据存在分开的路径。
CA线的信号在图6中被指示为单向。对于CA PHY，仅在一个方向上提供数据——从存储器控制器510到DDR信号逻辑520并最终到DDR SDRAM。信道的CA信号提供该信道的相应DQ字节的控制和/或地址信息。由于共用管芯500是基于所支持的存储器类型(例如，LPDDR3或LPDDR4)可配置的，因此共用管芯500也可被称为可配置管芯。
存在众多方式来实现用于实现表1的DDR信号逻辑520。在一个实施例中，对于从存储器控制器510至DDR PHY的传输，可以使用十二个复用器(各自可以处置多个比特)，它们取决于LPDDR3还是LPDDR4被使用而在来自存储器控制器510的两个信号之一之间进行选择。图7解说了两个此类复用器610。对于至共用管芯上的PHY B 532的传输，复用器610具有0-CA[0]和1-DQ[2]作为输入，并根据控制信号(在该图中被指示为LPDDR3/4模式)在LPDDR4被使用的情况下选择0-CA[0]且在LPDDR3被使用的情况下选择1-DQ[2]。此外，PHY B 532取决于所使用的LPDDR版本而被恰适地预配置为CA PHY或DQ PHY。类似地，PHY I 539取决于所使用的LPDDR版本而被恰适地预配置。
在存储器控制器处从DDR PHY接收信号可被类似地配置——即，使用具有来自DDRPHY的两个输入和至存储器控制器510的一个输出的复用器。由于每个DDR PHY是通用的，因此每个DDR PHY具有返回信号。在一些实施例中，仅使用来自被配置为DQ PHY的PHY的返回信号。复用器620具有来自PHY B 532和PHY I 539的返回信号作为输入，并且选择与被配置为DQ PHY的PHY相对应的返回信号。在该示例中，返回信号为1-DQ[2]存储器读信号。
图8A解说了被配置成用于LPDDR3 PoP的共用管芯500与先前在图2中所解说的LPDDR3版图200之间的连接。解说了PHY 531-542的配置并且遵循表1。为了便于解说，从PHY531-542的标记中丢弃了字节号和信道号。每个箭头表示共用管芯500上的PHY的I/O引脚与SoC封装上其位置与存储器封装(PoP)版图相匹配的对应封装焊球位置之间的逻辑连接。共用管芯500允许管芯500与LPDDR3存储器之间的简单PoP互连。例如，图8A所解说的连接比图4中针对LPDDR4被优化的管芯所解说的连接更简单。
图8B解说了被配置成用于LPDDR4 PoP的共用管芯500与先前在图3中所解说的LPDDR4版图300之间的连接。解说了PHY 531-542的配置并且遵循表1。如同图8A中那样，为了便于解说，从PHY 531-542的标记中移除了字节号和信道号。共用管芯500产生针对LPDDR4的简单连接，如图8B所演示的。由此，共用管芯500容适针对LPDDR3和LPDDR4两者的简单连接。共用管芯500消除了对PoP中针对LPDDR3或LPDDR4的中介体或其他复杂布线(诸如基底封装中的附加层)的任何需求。
出于解说目的，图8A和8B中关于共用管芯500的实施例应用于存储器相对于共用管芯500的两个特定取向，其中分别专注于LPDDR3和LPDDR4版图200和300的某些取向。然而，本公开一般适用于使用单个管芯容适任何两个任意的存储器PoP版图。例如，本公开适用于其中LPDDR3或LPDDR4版图之一在平面中相对于管芯顺时针或逆时针旋转某一量(诸如90度、180度等)的情境。如本领域普通技术人员将认识到的，不同版图可通过直接改变表1、DDR信号逻辑520和可配置PHY来容适。最后，出于解说目的，图8A和8B中共用管芯500的实施例解说了以矩形方式安排PHY。然而，无论PHY的几何安排如何，本公开都是适用的，只要该安排在LPDDR3和LPDDR4之间一致。本文中给出的灵活架构和可配置PHY能够容适具有不同版图的存储器，同时保持低复杂度和低封装成本。
图9是使用共用管芯的PoP 700的实施例的立体视图。PoP 700包括DDR存储器封装710。DDR存储器封装710包括连接至DDR存储器基板715的DDR存储器管芯705。如图9所示，DDR存储器封装710经由丝焊连接至DDR存储器基板715。丝焊被用作示例连接以供解说，但存在本领域已知的将DDR存储器封装710连接至DDR存储器基板715的其他方式。
PoP 700进一步包括SoC封装，其包括连接至基底基板735的共用管芯725。如图9所示，共用管芯725经由焊料凸块连接至基底基板735。焊料凸块被用作示例连接以供解说，但存在本领域已知的将共用管芯725连接至基底基板735的其他方式。
DDR存储器封装710使用封装焊球730连接至基底基板735。共用管芯725的使用导致封装之间的简单连接730，而不管DDR存储器管芯705包括LPDDR3还是LPDDR4存储器。例如，在一些实施例中，DDR存储器封装710和基底基板735之间不需要用于路由连接的中介体。
本公开一般不仅适用于先前所描述的其中DDR SDRAM被安装在SoC上作为PoP配置的情境，还适用于其中DDR SDRAM在SoC上按并排配置被放置成紧邻共用管芯的存储器区域的情境。当存储器被放置成紧邻控制电路***时，可使用迹线将共用管芯上的DDR PHY连接至该存储器。管芯的存储器区域(诸如存储器电路***140)紧邻具有版图(诸如版图200或300)的存储器的并排配置可通过直接改变表1、DDR信号逻辑520和可配置PHY来容适。被放置成紧邻共用管芯上的存储器电路***140的存储器封装是外部封装的示例。
在一些实施例中，为了向所有PHY提供准确定时，而不管是被配置为信道0还是信道1，使用将时钟与所有信道和所有PHY相匹配的单个时钟控制器(CC)。这与其中管芯针对特定存储器类型被优化的场景形成对比，在该情形中，管芯可包括两个CC——针对信道0的一个CC和针对信道1的信号的另一个CC。
图10解说了LPDDR3和LPDDR4两者共用的管芯800，其包括单个CC810。共用管芯800还包括先前所描述的存储器控制器510、DDR信号逻辑520、以及PHY A-L 531-542。CC 810与PHY 531-542之间的连接或时钟布线被解说为虚线820。在一实施例中，CC 810提供与所有PHY 531-542相匹配的差分时钟，而不管给定PHY表示的信道。在一实施例中，取决于存储器类型为LPDDR3还是LPDDR4，CC 810提供不同的时钟速度。在一个实施例中，用于LPDDR4的时钟速度为1333MHz，而用于LPDDR3的时钟速度为933MHz。由于一些常规实施例采用两个CC或每信道一个CC，因此与这些常规实施例相比，共用管芯800消除了一个CC。在这些实施例中节省一个CC是以匹配两倍数量的时钟布线为代价的。
在一实施例中，存储器控制器510、DDR信号逻辑520和CC 810大致在管芯800的存储器部分的中部，从而至各个PHY 531-542的信号路径的长度大致相同。等距路径有助于确保信号花费大致相同的时间量来往于PHY 531-542，这进而有助于确保合适的信号定时。在另一实施例中，去往和来自各个PHY531-542的信号路径的长度并不大致相同，在此情形中可以使用延迟缓冲器来确保合适的信号定时。
图11中示出了使用共用管芯(诸如图5、8A和8B中所解说的共用管芯500、或图10中所解说的共用管芯800)的示例方法900的流程图。在一个示例中，方法900由共用管芯(诸如图5的管芯500)执行以与特定的所选存储器类型对接。方法900始于框910，其中接收存储器类型指示。在一实施例中，存储器类型指示由DDR信号逻辑520以及PHY A 531到L 542接收。存储器类型指示还可由CC 810接收，从而可以选择恰适的时钟速度。在一实施例中，存储器类型指示用于指示LPDDR3还是LPDDR4被使用，并且出于此目的，存储器类型指示可被存储在寄存器(诸如CSR)中小到1比特。DDR信号逻辑520采用存储器类型指示来为从存储器控制器510经由PHY A 531到L 542至DDR SDRAM的信号以及从DDR SDRAM经由PHY A 531到L 542至存储器控制器的信号选择路由。在一实施例中，DDR信号逻辑520被配置成使用存储器指示根据表1来路由CA和DQ信号。
接着在框920中，例如DDR信号逻辑520接收CA信号和DQ信号。在一个实施例中，DDR信号逻辑520从存储器控制器510接收CA信号和DQ信号。CA信号和DQ信号并非必然同时被接收，并且可以在时间上分开某一量。例如，对于写操作，使用至少一个CA信号来提供地址信息，以指示在哪里存储DQ信号中的数据。尽管框920涉及接收一个CA信号和一个DQ信号，但在正在进行的基础上操作存储器将导致从存储器控制器510接收多个CA信号以及从存储器控制器510(例如，对于写操作)和DQ PHY(例如，对于读操作)两者接收多个DQ信号。此外，由于LPDDR3和LPDDR4利用多个DQ PHY和多个CA PHY，因此生成DQ PHY和CA PHY的对应信号，这将导致多个DQ信号和多个CA信号。在一实施例中，执行附加动作，其中由单个时钟控制器(诸如早先描述的CC 810)生成DQ PHY和CA PHY中的每一者的时钟信号。在此类实施例中，时钟信号与每个PHY相匹配。
在框930，基于存储器类型指示将CA信号传达或路由至被配置为CA PHY的通用PHY。在一实施例中，DDR信号逻辑520执行该动作。例如，该路由可根据表(诸如表1)来执行。例如，如果LPDDR4正被使用，则框910中的存储器类型指示用于指示LPDDR4，并且信号0-CA[0]被路由至被配置为CA PHY的DDR PHY B 532。在一些实施例中，在框930之前，包括基于存储器类型指示将DDR PHY B 532配置为CA PHY的附加动作。
接着在框940，基于存储器类型指示将DQ信号传达或路由至被配置为DQ PHY的通用PHY。在一实施例中，DDR信号逻辑520执行该动作。例如，该路由可根据表(诸如表1)来执行。例如，如果LPDDR4正被使用，则框910中的存储器类型指示用于指示LPDDR4，并且信号0-DQ[0]被传达至被配置为DQ PHY的DDR PHY A 531。在一些实施例中，在框940之前，包括基于存储器类型指示将DDR PHY A 531配置为DQ PHY的附加动作。
方法900还可包括接收第二DQ信号以及将该DQ信号传达给存储器控制器。可从被配置为DQ PHY的通用PHY接收第二DQ信号，并使用DDR信号逻辑520将其传达给存储器控制器510。即，方法900可包括传达或路由去往和来自存储器控制器510两者的DQ信号。
虽然LPDDR3和LPDDR4已作为存储器类型的示例在各种实施例中使用，但可使用本公开的原理来修改本文中给出的可配置管芯的各种实施例，从而以最小成本和封装复杂度容适各种其他类型的存储器及其相关联的封装和接口。例如，可以支持LPDDR的任何当前或将来版本的组合。在一实施例中，可配置管芯能以最小成本和封装复杂度支持第一类型的存储器封装配置(诸如PoP)和第二类型的存储器封装配置(诸如外部封装)。在一实施例中，可配置管芯可被配置成以最小封装复杂度支持第一类型的存储器和第二类型的存储器，其中第二类型的存储器包括与第一类型的存储器不同类型的接口(例如，四倍或八倍数据率)。
实施例的范围并不限于图11中所示的特定方法。其他实施例可添加、省略、重新安排、或修改一个或多个动作。例如，在许多现实世界应用中，各框中的动作并不按顺序执行。例如，如果框920中的CA信号和DQ信号基本上同时被接收，则框930和940中的路由步骤可基本上同时执行。此外，在一些实施例中，执行框910一次以配置DDR信号逻辑520和通用PHY，并且随后不再为给定共用管芯(诸如共用管芯500)执行框910。此后，可在相应存储器的操作期间重复地执行框920-940。
如本领域普通技术人员至此将领会的并取决于手头的具体应用，可以在本公开的设备的材料、装置、配置和使用方法上做出许多修改、替换和变化而不会脱离本公开的精神和范围。有鉴于此，本公开的范围不应当被限定于本文所解说和描述的特定实施例(因为其仅是作为本公开的一些示例)，而应当与所附权利要求及其功能等效方案完全相当。

Claims (28)

1.一种可配置管芯，包括：
逻辑元件，其被配置成传达控制和地址CA信号以及数据DQ信号；
与所述逻辑元件处于通信的第一通用物理接口PHY和第二通用PHY，其中所述第一通用PHY和所述第二通用PHY中的每一者能被配置为CA PHY和DQ PHY，并且其中所述逻辑元件能被配置成向所述第一通用PHY和所述第二通用PHY中不同的通用PHY传达所述CA信号和所述DQ信号，进一步其中所述第一通用PHY被进一步配置成根据第一信道接收DQ信号，并且其中所述第二通用PHY被进一步配置成根据第二信道接收DQ信号；以及
单个时钟控制器CC，其被配置成向所述第一通用PHY和所述第二通用PHY中的每一者提供匹配时钟信号。
2.如权利要求1所述的可配置管芯，其特征在于：
所述逻辑元件被进一步配置成：
接收传递值的信号，所传递的值要么为第一值要么为第二值；
如果所传递的值为所述第一值：
向所述第一通用PHY传达所述CA信号，并且
向所述第二通用PHY传达所述DQ信号；以及
如果所传递的值为所述第二值：
向所述第二通用PHY传达所述CA信号，并且
向所述第一通用PHY传达所述DQ信号。
3.如权利要求2所述的可配置管芯，其特征在于，所述第一值对应于为低功率双数据率同步动态随机存取存储器3LPDDR3的存储器类型，并且其中所述第二值对应于为LPDDR4的存储器类型。
4.如权利要求1所述的可配置管芯，其特征在于，进一步包括：
配置为DQ PHY的第一多个通用PHY和第二多个通用PHY，其中所述第一多个通用PHY被进一步配置成根据所述第一信道接收DQ信号，并且其中所述第二多个通用PHY被进一步配置成根据所述第二信道接收DQ信号；并且
其中所述时钟控制器CC被配置成向所述第一多个通用PHY和所述第二多个通用PHY中的每一者提供所述匹配时钟信号。
5.如权利要求1所述的可配置管芯，其特征在于，所述可配置管芯进一步包括存储器控制器，其耦合至所述逻辑元件并且被配置成生成所述CA信号和所述DQ信号。
6.如权利要求5所述的可配置管芯，其特征在于，进一步包括耦合至所述存储器控制器的调制解调器。
7.如权利要求3所述的可配置管芯，其特征在于，所述第一通用PHY被配置为DQ PHY以生成第二DQ信号来支持LPDDR4类型的存储器。
8.如权利要求1所述的可配置管芯，其特征在于，所述逻辑元件包括复用器，其被配置成接收所述CA信号和所述DQ信号并在所述CA信号和所述DQ信号之间进行选择以发送给所述第一通用PHY，其中所述选择基于控制信号输入。
9.一种装备，包括：
片上***SoC，其用于选择性地支持第一类型的存储器和第二类型的存储器，所述SoC包括：
第一通用物理接口PHY，其能响应于与所述第一类型的存储器或所述第二类型的存储器中被支持的一者相对应的输入而被配置为控制和地址CA PHY以及数据DQ PHY；
用于响应于所述输入而向所述第一通用PHY传达CA信号和DQ信号的装置，
第一多个通用PHY和第二多个通用PHY；以及
单个时钟控制器CC，其被配置成向所述第一多个通用PHY和所述第二多个通用PHY中的每一者提供匹配时钟信号，其中所述第一多个通用PHY和所述第二多个通用PHY被配置为DQPHY，其中所述第一多个通用PHY被进一步配置成根据第一信道接收DQ信号，并且其中所述第二多个通用PHY被进一步配置成根据第二信道接收DQ信号。
10.如权利要求9所述的装备，其特征在于，所述SoC进一步包括存储器控制器，其被配置成提供所述CA信号和所述DQ信号。
11.如权利要求9所述的装备，其特征在于，所述SoC被配置成支持所述第一类型的存储器，其中所述第一通用PHY被配置为CA PHY，并且其中所述用于传达的装置被配置成基于所述输入从所述存储器控制器向所述第一通用PHY仅传达CA信号。
12.如权利要求9所述的装备，其特征在于，所述SoC被配置成支持所述第二类型的存储器，其中所述第一通用PHY被配置为DQ PHY，并且其中所述用于传达的装置被配置成基于所述输入来从所述存储器控制器向所述第一通用PHY仅传达DQ信号。
13.如权利要求9所述的装备，其特征在于，进一步包括：
第一封装，其被配置成容纳所述用于传达的装置和所述第一通用PHY；以及
第二封装，其包括存储器并且按层叠封装(PoP)配置或并排封装配置耦合至所述第一封装。
14.如权利要求9所述的装备，其特征在于，所述用于传达的装置被配置成接收CA信号和DQ信号并在所述CA信号和所述DQ信号之间进行选择以发送给所述第一通用PHY，其中所述选择基于控制信号输入。
15.如权利要求9所述的装备，其特征在于，所述第一类型的存储器为低功率双数据率同步动态随机存取存储器3LPDDR3，并且其中所述第二类型的存储器为LPDDR4。
16.一种层叠封装PoP装置，包括：
第一封装，其包括存储器电路***，所述存储器电路***被配置成选择性地支持第一类型的存储器和第二类型的存储器之一，其中所述存储器电路***包括：
多个物理接口PHY，其中所述多个接口中的每一者能被选择性地配置为控制和地址CAPHY和数据DQ PHY；以及
逻辑元件，其被配置成：
向所述多个PHY中被配置为CA PHY的PHY传达CA信号；以及
向和从所述多个PHY中被配置为DQ PHY的PHY传达DQ信号；以及
第二封装，其包括所述第一类型的存储器或所述第二类型的存储器，其中所述第二封装按PoP配置耦合至所述第一封装，其中所述DQ信号和所述CA信号包括针对第一信道的信号和针对第二信道的信号，其中所述PoP装置进一步包括单个时钟控制器CC，其被配置成向每个PHY和每个信道提供匹配时钟信号。
17.如权利要求16所述的PoP装置，其特征在于，在第一配置中：
所述第一类型的存储器为低功率双数据率同步动态随机存取存储器3LPDDR3；
所述第二封装包括LPDDR3存储器；并且
所述多个PHY被配置成与LPDDR3兼容的CA PHY和DQ PHY的第一安排。
18.如权利要求17所述的PoP装置，其特征在于，在第二配置中：
所述第二类型的存储器为LPDDR4；
所述第二封装包括LPDDR4存储器；并且
所述多个接口被配置成与LPDDR4兼容的CA PHY和DQ PHY的第二安排。
19.如权利要求17所述的PoP装置，其特征在于，所述DQ信号和所述CA信号包括第一LPDDR3信道的信号和第二LPDDR3信道的信号。
20.如权利要求16所述的PoP装置，其特征在于，进一步包括存储器控制器，其耦合至所述存储器电路***并且被配置成生成所述CA信号和所述DQ信号。
21.如权利要求20所述的PoP装置，其特征在于，进一步包括耦合至所述存储器控制器的调制解调器。
22.如权利要求20所述的PoP装置，其特征在于，所述逻辑元件包括多个复用器，每个复用器在所述存储器控制器生成的至少两个信号之间进行选择以为对应的PHY选择所述信号之一，并且其中所述选择对应于所支持的存储器类型。
23.如权利要求18所述的PoP装置，其特征在于，所述第二封装在不使用中介体的情况下耦合至所述第一封装。
24.一种用于使用单个管芯支持不同存储器类型的方法，包括：
接收存储器类型指示；
基于所述存储器类型指示来向第一通用物理接口PHY传达控制和地址CA信号；
基于所述存储器类型指示来向第二通用PHY传达数据DQ信号；以及
使用单个时钟控制器生成用于对所述第一通用PHY和所述第二通用PHY进行时钟计时的匹配时钟信号，其中所述CA信号和所述DQ信号对应于存储器的不同信道。
25.如权利要求24所述的方法，其特征在于，所述第一通用PHY能被配置为CA PHY或DQPHY，并且其中所述第二通用PHY能被配置为CA PHY或DQ PHY。
26.如权利要求25所述的方法，其特征在于，进一步包括：
基于所述存储器类型指示来将所述第一通用PHY配置为CA PHY；以及
基于所述存储器类型指示来将所述第二通用PHY配置为DQ PHY。
27.如权利要求24所述的方法，其特征在于，所述存储器类型指示用于指示低功率双数据率同步动态随机存取存储器3LPDDR3或LPDDR4。
28.如权利要求24所述的方法，其特征在于，进一步包括基于所述存储器类型指示来从所述第二通用PHY向存储器控制器传达第二DQ信号。
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