CN102468260B - 兼容高低电压的引线框、引线框阵列及其封装结构 - Google Patents

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Abstract

本发明提供一种兼容高低电压的引线框、引线框阵列及其封装结构，属于芯片封装技术领域。该引线框包括引脚，所述引脚包括相邻设置的第一引脚和第二引脚，所述第一引脚用于输出/输入第一电压，所述第二引脚用于输出/输入第二电压，设置所述第一引脚与所述第二引脚之间的间距以使所述第二引脚免受所述第一引脚的电压输出信号的串扰；其中，所述第一电压是指100伏至800伏之间的电压，所述第二电压是指小于或等于50伏的电压。该引线框在不增加引线框的面积的情况下，可以使第二引脚避免来自第一引脚的高电压信号的串扰，从而兼容高低电压同时输出/输入，适用于低成本封装高功率的芯片。

Description

兼容高低电压的引线框、引线框阵列及其封装结构
技术领域
本发明属于芯片封装技术领域，具体涉及一种引线框，尤其涉及一种可以兼容高低电压同时输出/输入的引线框、引线框阵列及其封装结构。
背景技术
近几十年来，芯片封装技术一直追随着IC(集成电路)的发展而发展，一代IC就有相应的一代封装技术相配合。封装形式通俗地是指安装半导体集成电路芯片用的外壳，其不仅起着安装、固定、密封、保护芯片及增强电热性能等方面的作用，而且还通过芯片上的接点用导线连接到封装外壳的引脚上，这些内引脚又通过印刷电路板上的导线与其他器件相连接。因此，封装形式一般包括用于安装、固定以及引线等作用的引线框，同时还包括用于保护芯片、密封等作用的、与引线框相匹配的封装体(Package Body)。
随着封装技术的发展，芯片面积与封装面积之比越来越接近于1，适用的频率越来越高，耐温性能越来越好，重量越轻，可靠性越高；同时引脚数量也增多，引脚之间的间距也越来越小。
其中，SOIC(Small Outline Integrated Circuit，小外形集成电路)封装与SOP(Small Outline Package，小外形封装)是基本相同的封装形式，。其广泛应用于各种芯片的封装中。图1所示为现有技术的SOIC封装形式的封装结构示意图。如图1所示，该封装结构包括SOIC封装的引线框、被封装的某一芯片以及封装体11。SOIC封装的引线框包括与内部的小岛、与小岛上的芯片电连接的内引脚、以及外引脚。在图1所示的实施例中，该SOIC封装的引线框为8个引脚的引线框，其中示出了8个外引脚，131、133为其中的两个外引脚。通常地，按照SOIC封装的相关标准，外引脚131、133之间的中心间距为0.127毫米，也即图1中所示的D1＝0.127毫米。
同时，注意到，在封装大功率的芯片时，例如开关电源所用的电源驱动芯片等。其某些端输出(或者输入)的电压相对比较高，例如其工作电压可以高达380伏。采用SOIC封装的引线框来封装包括该类型的大功率芯片时，存在某一引脚输出(或者输入)高电压(例如350V)、而另一相邻引脚输出(或者输入)低电压(例如5V)的情况。以图1所示SOIC封装结构为例，如果引脚131用于输出(或者输入)高电压、引脚133用于输出(或者输入)低电压。这是会由于引脚131和引脚133之间的相互间距太近而造成引脚131输出(或输入)的高电压信号对引脚133产生串扰，例如，当在长时间使用形成的积灰，或者潮湿环境中，引脚131和引脚133之间会由于高低电压差加上距离过近而漏电，高压从而可以串扰到低压引脚。以上串扰现象容易导致芯片的击穿损坏等现象。
为避免这种现象发生，可以采用引脚之间的间距相对更大的引线框来封装，例如，由本来采用SOIC封装改为采用引脚间距更大的DIP形式来封装。这种方法的缺点是：(1)有可能DIP形式封装并不适合于该种大功率芯片的封装；(2)间距相对较大的封装结构一般体积更大、用材(例如金丝)更多，因此成本更高；(3)有时由于输出(或者输入)电压过高，即使采用引脚间距相对较大的其它封装形式也不能避免由于高压信号导致串扰的问题。
有鉴于此，有必要提出一种新型的能兼容高低电压同时输出/输入的引线框。
发明内容
本发明要解决的技术问题是，避免由于高电压引脚所输入或输出的高电压信号对相邻的低电压引脚造成串扰。
为解决以上技术问题，按照本发明的一个方面，提供一种引线框，包括引脚，所述引脚包括相邻设置的第一引脚和第二引脚，所述第一引脚用于输出/输入第一电压，所述第二引脚用于输出/输入第二电压，设置所述第一引脚与所述第二引脚之间的间距以使所述第二引脚免受所述第一引脚的电压输出信号的串扰；
其中，所述第一电压是指100伏至800伏之间的电压，所述第二电压是指小于或等于50伏的电压。
按照本发明提供的引线框的较佳实施方案，所述引线框通过对用于输出/输入第二电压的低压引线框改进设计而成，通过去除所述低压引线框的一个引脚，与该去除的引脚所相邻的两个引脚分别被定义为所述第一引脚和所述第二引脚。
较佳地，所述引线框的引脚还包括多个用于输出/输入第二电压的第三引脚，所述第一引脚与所述第二引脚之间的间距为所述第二引脚与所述第三引脚之间的间距的两倍，或者为相邻的所述第三引脚之间间距的两倍。
根据本发明所提供的引线框，其中，所述间距为中心间距。
按照本发明提供的引线框的较佳实施方案，第二引脚与其中一个所述第三引脚以合并输出的形式同时与同一个小岛直接连接。
按照本发明提供的引线框的较佳实施方案，所述引线框包括第一小岛和第二小岛，所述第一小岛用于放置输出/输入高电压的芯片，所述第二小岛用于放置输出/输入低电压的芯片。
较佳地，第一引脚与所述第一小岛直接连接。
较佳地，所述第一小岛与所述第二小岛之间的间距范围大于或者等于0.25毫米。
较佳地，所述第一引脚设置在所在引脚排列的末端。
根据本发明所提供的引线框，其中，所述引脚为内引脚和/或外引脚。
根据本发明所提供的引线框，其中，所述引线框可以为小外形集成电路封装的、双列直排封装的、小外形封装的或者薄小外形封装的引线框。
按照本发明的又一方面，提供一种引线框阵列，其包含多个按行和列排列的以上所述及的任一种引线框。
按照本发明的再一方面，提供一种封装结构，其包括以上所述及的任一种引线框。
本发明的技术效果是，通过设置输出/输入高电压的第一引脚与输出/输入低电压的第二引脚之间的间距，在不增加引线框的面积的情况下，可以使第二引脚避免来自第一引脚的高电压信号的串扰，从而兼容高低电压同时输出/输入，适用于低成本封装高功率的芯片。
附图说明
图1是现有技术的SOIC封装形式的封装结构示意图；
图2是按照本发明的第一实施例提供的SOIC封装的引线框的结构示意图；
图3是图2所示SOIC封装的引线框金丝键合芯片以后的结构示意图；
图4是按照本发明的包括图2所示的SOIC封装的引线框的封装结构示意图
图5是按照图2所示的SOIC封装的引线框排列所形成的引线框阵列示意图
图6是按照本发明的第二实施例提供的DIP引线框的结构示意图；
图7是图6所示DIP引线框带外引脚时的结构示意图；
图8是按照图7所示的DIP引线框排列所形成的引线框阵列示意图。
具体实施方式
现将参照附图更加完全地描述本发明，附图中示出了本发明的示例性实施例。但是，本发明可按照很多不同的形式实现，并且不应该被理解为限制于这些阐述的实施例。相反，提供这些实施例使得本公开变得彻底和完整，并将本发明的构思完全传递给本领域技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度。在附图中，相同的标号指代相同的元件或部件，因此将省略对它们的描述。
在该申请中，高电压是指100伏至800伏之间的电压，低电压是指小于或等于50伏的电压。
图2所示为按照本发明的第一实施例提供的SOIC封装的引线框的结构示意图。在图2所示实施例中，未示出SOIC封装的引线框20的外引脚。如图2所示，SOIC封装的引线框20包括小岛231和233、以及与小岛周围分布的内引脚251、2531、2532、2533、2534、2535、2536。其中内引脚251为用于输出/输入高电压的内引脚(简称“高压内引脚”)，内引脚2531、2532、2533、2534、2535、2536为用于输出/输入低电压的内引脚(简称“低压内引脚”)。在该实施例中，引线框20上设置有两个小岛231、233，因此其可以用来同时封装两个芯片，具体地，在小岛231上放置输出/输入高电压的芯片，在小岛233上放置输出/输入低电压的芯片。本领域技术人员可以理解，引线框上还可以设置更多数量的小岛，其具体由所封装的芯片数量决定，例如，可以包括三个小岛，其中一个小岛上放置输出/输入高电压的芯片，另外两个小岛上放置输出/输入低电压的芯片；当然小岛的数量也可以为1个，该小岛上放置的芯片既包括高电压的输出/输入端、也包括低电压的输出/输入端。因此，小岛的具体数量是不受本发明实施例限制的。通常地，该实施例的引线框20主要用于封装两个不同类型的芯片，以兼容高电压和低电压的同时输入/输出。另外，在该实施例中，小岛231和小岛233根据高低压分开独立设计，其间距D3(如图2所示)也相应增加，D3的尺寸不小于(大于或等于)0.25毫米，例如D3可以为0.335毫米，从而可以有效地实现小岛之间的高低压隔离。
继续请参阅图2，在该实施例中，该引线框20是对传统的SOIC8引线框改进设计而成，因此设计、加工相对简单。传统的SOIC8引线框用于输入/输出低电压，其中，8个内引脚分两排均匀排列，通过去除其中一个内引脚，可以增大其中两个内引脚的相邻间距。在该实施例中，用于输出/输入高电压的内引脚251与用于输出/输入低电压的内引脚2531之间原本设置的内引脚被去除，从而使内引脚251与内引脚2531之间的中心距D2(如图2所示)变为原来的两倍(例如D2为图1中的D1的两倍，也即0.254毫米)。其它内引脚2532、2533、2534、2535和2536由于同样是用于输出/输入低电压，因此其与传统设计基本相同，也即内引脚2532、2533、2534、2535和2536相互之间的中心间距一般为0.127毫米。进一步，在该实施例中，小岛231与用于输出/输入高电压的内引脚251直接连接，小岛231上设置的芯片的端口也可以以金丝键合连接至内引脚251，从而实现高电压的输出/输入封装。因此，例如，内引脚251输出/输入200伏的高电压、内引脚2531输出/输入5伏的低电压时，由于两个引脚之间的中心间距拉大(边沿间距也相应拉大)，形成塑封体后其塑封体隔离效果也更好，从而可以有效避免内引脚251上电压信号对内引脚2531造成串扰。在与内引脚251相邻的内引脚2531免受串扰的情况下，其它与内引脚251相离更远的内引脚也必然免受串扰。
需要说明的是，以上实施例中，是通过对传统SOIC8引线框去掉内引脚251和内引脚2531之间的一个引脚、来增加内引脚之间的距离，从而避免内引脚之间由于高压信号对另一引脚造成的串扰。但是这不是限制性的。本领域技术人员可以在以上实施例的教导下，对传统SIOC8引线框去掉两个或两个以上内引脚以增大高压内引脚和低压内引脚之间的间距，例如，在引脚数量允许的情况下，还可以去掉内引脚2531，从而增加高压内引脚251和低压内引脚2532之间的间距；另外，还可以直接设计增大高压内引脚和低压内引脚之间的间距来避免串扰，例如设计高压内引脚和低压内引脚之间的间距范围为不小于0.25毫米，同时其它低压内引脚之间的间距相对缩小，从而可以保证SOIC封装的引线框面积整体并不增加。
还需要说明的是，以上实施例中，仅示意性地说明了仅包括一个高压内引脚的情况，由于在实际应用中，芯片的高压输出/输入端相对较少，并且一个高压内引脚可以同时和芯片的多个高压输出/输入端同时金丝键合连接，因此，一般情况下一个高压内引脚能满足高压芯片的封装需求。但是，在特殊要求情况下，例如，芯片的高压输出/输入端相对较多的情况下，也可以增加引线框的高压内引脚的数量，例如设置为2个。优选地，每个高压内引脚设置在内引脚排列的末端，例如图2所示，内引脚251设置在上排内引脚排列的左末端(该实施例中高压内引脚为1个)，这样，与高压内引脚251的相邻的内引脚只有一个(例如内引脚2531)，只需要增大一个低压内引脚与高压内引脚之间的间距，有利于最大可能节约芯片的面积。
进一步，在该实施例中，低压内引脚2531和2532是与小岛233之间直接连接，因此，内引脚2531和2532是合并输出的，从而可以允许内引脚2531和2532相对输出更大的电流。
该SOIC封装的引线框20还包括与各个内引脚对应的外引脚(图2中未示出)，在图4所示的封装结构中，示出了外引脚，下文中将对此进行说明。
图3所示为图2所示SOIC封装的引线框金丝键合芯片以后的结构示意图。在该实施例中，SOIC封装的引线框所封装的芯片是示例性的。虚线所示为键合连接的金丝，其具体连接方式只是示例性的。所封装的芯片的背面也可以直接与小岛连接，从而实现从内引脚251、2531或2533输出/输入。在该实施例中，小岛231上放置的芯片具有高电压输出/输入端，该高电压输出/输入端直接与高压内引脚251金丝键合连接。由于高压内引脚251与低压内引脚2531之间的间距足够大，可以兼容封装高压芯片和低压芯片同时封装，并且低压内引脚免受高压内引脚251的电压信号的串扰。
图4所示为按照本发明的包括图2所示的SOIC封装的引线框的封装结构示意图。在图3所示的结构上形成封装体21后，可以形成图4所示的封装结构。一般地，封装体21通过塑封形成。其中可以看出，图2所示的SOIC封装的引线框20还可以包括外引脚271、2731、2732、2733、2734、2735、2736，外引脚271、2731、2732、2733、2734、2735、2736分别对应连接于内引脚251、2531、2532、2533、2534、2535、2536与图2所示的引线框形成，因此，271是用于输出/输入高电压的外引脚(简称为“高压外引脚”)，2731、2732、2733、2734、2735和2736是用于输出/输入低电压的外引脚(简称为“低压外引脚”)。在该实施例中，同样地，通过在传统的SOIC8的引线框中去掉外引脚271和外引脚2731之间的一个外引脚，外引脚的271和2731之间的中心间距由原来的D 1(如图1所示)增加到图2所示的D2，具体地，D2变为D1的两倍(例如由0.127毫米变为0.254毫米)。引线框框的设计中，外引脚是对应于内引脚排列而依次对准设计的，因此，诸如以上所述的关于内引脚的间距的设计可以类推应用于外引脚的设计上。由于高压外引脚271和相邻的低压外引脚2731之间的间距的拉大，可以避免外引脚2731免受来自外引脚外引脚271的高压信号的串扰。
图5所示为按照图2所示的SOIC封装的引线框排列所形成的引线框阵列示意图。由于在实际封装过程中，是对多个芯片并排同时封装形成。因此，在封装之前，SIOC封装的引线框并不是独立的单元，而是将多个图2所示的SIOC封装的引线框20按多行多列排列的形式形成SIOC封装的引线框阵列，这样有利于高效封装。在该图5所示实施例中，示意性地给出了5行4列的引线框20排列而成的引线框阵列30，但是这不是限制性的，引线框阵列的具体数量、排列形式不受本发明实施例限制，例如还可以为8行4列的32个引线框20排列而成。
以上所述的SOIC封装的引线框，为避免高压引脚对相邻低压引脚的串扰、在引线框的面积不增加的情况下、能实现兼容高低电压同时输出/输入。尽管以上所述实施例仅以SOIC封装的引线框进行说明，但是本领域技术根据以上SOIC封装的引线框的基本设计思想的公开，可以将该基本设计思想类推应用至其它封装形式中，例如，DIP(Double In-line Package，双列直排封装)、SSOP(Small OutlinePackage，小外形封装)、TSSOP(Thin Small Outline Package，薄小外形封装)、SDIP(Small Double In-line Package，小间距双列直排封装)等等，从而同样解决以上的技术问题并达到基本相同的技术效果。
为作示例性说明，以下以DIP的引线框为例，详细说明如何应用以上基本设计思想。
图6所示为按照本发明的第二实施例提供的DIP引线框的结构示意图。在图6所示实施例中，未示出DIP引线框60的外引脚。如图6所示，DIP引线框60包括小岛631和633、以及与小岛周围分布的内引脚651、6531、6532、6533、6534、6535、6536。其中内引脚651为用于输出/输入高电压的内引脚(简称“高压内引脚”)，内引脚6531、6532、6533、6534、6535、6536为用于输出/输入低电压的内引脚(简称“低压内引脚”)。在该实施例中，引线框60上设置有两个小岛631、633，因此其可以用来同时封装两个芯片，具体地，在小岛631上放置输出/输入高电压的芯片，在小岛633上放置输出/输入低电压的芯片。本领域技术人员可以理解，引线框上还可以设置更多数量的小岛，其具体由所封装的芯片数量决定，例如，可以包括三个小岛，其中一个小岛上放置输出/输入高电压的芯片，另外两个小岛上放置输出/输入低电压的芯片；当然小岛的数量也可以为1个，该小岛上放置的芯片既包括高电压的输出/输入端、也包括低电压的输出/输入端，一般地，这种芯片相对较少。因此，小岛的具体数量是不受本发明实施例限制的。通常地，该实施例的引线框60主要用于封装两个不同类型的芯片，以兼容高电压和低电压的同时输入/输出。另外，在该实施例中，小岛631和小岛633根据高低压分开独立设计，其间距D5(如图6所示)也相应增加，D5的尺寸范围为大于或等于0.25毫米，例如D5可以为0.35毫米，从而可以有效地实现小岛之间的高低压隔离。
继续请参阅图6，在该实施例中，该引线框60是对传统的DIP8引线框改进设计而成，因此设计、加工相对简单。传统的DIP8引线框用于输入/输出低电压，其中，8个内引脚分两排均匀排列，通过去除其中一个内引脚，可以增大其中两个内引脚的相邻间距。在该实施例中，用于输出/输入高电压的内引脚651与用于输出/输入低电压的内引脚6531之间原本设置的内引脚被去除，从而使内引脚651与内引脚6531之间的中心距D4(如图6所示)变为原来的两倍(例如D4为0.508毫米)。其它内引脚6532、6533、6534、6535和6536由于同样是用于输出/输入低电压，因此其与传统设计基本相同，也即内引脚6532、6533、6534、6535和6536相互之间的中心间距一般为0.254毫米。进一步，在该实施例中，小岛631与用于输出/输入高电压的内引脚651直接连接，小岛631上设置的芯片的端口也可以以金丝键合连接至内引脚651，从而实现高电压的输出/输入封装。因此，例如，内引脚651输出/输入200伏的高电压、内引脚6531输出/输入5伏的低电压时，由于两个引脚之间的中心间距拉大(边沿间距也相应拉大)，形成塑封体后其塑封体隔离效果也更好，从而可以有效避免内引脚651上电压信号对内引脚6351造成串扰。在与内引脚651相邻的内引脚6351免受串扰的情况下，其它与内引脚651相离更远的内引脚也必然免受串扰。
需要说明的是，以上实施例中，是通过对传统DIP8引线框去掉内引脚651和内引脚6531之间的一个引脚来增加内引脚之间的距离，从而避免内引脚之间由于高压信号对另一引脚造成的串扰。但是这不是限制性的。本领域技术人员可以在以上实施例的教导下，对传统DIP8引线框去掉两个或两个以上内引脚以增大高压内引脚和低压内引脚之间的间距，例如，在引脚数量允许的情况下，还可以去掉内引脚6531，从而增加高压内引脚651和低压内引脚6532之间的间距；另外，还以可以直接设计增大高压内引脚和低压内引脚之间的间距来避免串扰，例如设计高压内引脚和低压内引脚之间的间距范围不小于0.508毫米，同时其它低压内引脚之间的间距相对缩小，从而可以保证DIP封装的引线框面积整体并不增加。
还需要说明的是，以上实施例中，仅示意性地说明了仅包括一个高压内引脚的情况，由于在实际应用中，芯片的高压输出/输入端相对较少，并且一个高压内引脚可以同时和芯片的多个高压输出/输入端同时金丝键合连接，因此，一般情况下一个高压内引脚能满足高压芯片的封装需求。但是，在特殊要求情况下，例如，芯片的高压输出/输入端相对较多的情况下，可以增加引线框的高压内引脚的数量，例如设置为2个。优选地，每个高压内引脚设置在内引脚排列的末端，例如图6所示，内引脚651设置在上排引脚排列的左末端，这样，与高压内引脚651的相邻的内引脚只有一个(例如内引脚6531)，只需要增大一个低压内引脚与高压内引脚之间的间距，有利于最大可能节约芯片的面积。
进一步，在该实施例中，内引脚6534与小岛633之间直接连接，因此，低压内引脚中的内引脚6534可以用于引出小岛633之上所放置的芯片的背面的电极。
图7所示为图6所示DIP引线框带外引脚时的结构示意图。如图7所示，DIP引线框60还可以包括外引脚671、6731、6732、6733、6734、6735、6736，结合图6所示，外引脚671、6731、6732、6733、6734、6735、6736分别对应连接于内引脚651、6531、6532、6533、6534、6535、6536与图6所示的引线框同步形成，因此，671是用于输出/输入高电压的外引脚(简称为“高压外引脚”)，6731、6732、6733、6734、6735和6736是用于输出/输入低电压的外引脚(简称为“低压外引脚”)。在该实施例中，同样地，通过在传统的DIP8引线框中去掉外引脚671和外引脚6731之间的一个外引脚，外引脚的671和6731之间的中心间距变为原来的两倍，例如由原来的0.254毫米变为0.508毫米。引线框的设计中，外引脚是对应于内引脚排列而依次对准设计的，因此，诸如以上所述的关于内引脚的间距的设计可以类推应用于外引脚的设计上。由于高压外引脚671和相邻的低压外引脚6731之间的间距的拉大，可以避免外引脚6731免受来自外引脚外引脚671的高压信号的串扰。
图8所示为按照图7所示的DIP引线框排列所形成的引线框阵列示意图。由于在实际封装过程中，是对多个芯片并排同时封装形成。因此，在封装之前，DIP引线框并不是独立的单元，而是将多个图7所示的DIP引线框60按多行多列排列的形式形成DIP引线框阵列，这样有利于高效封装。在该图8所示实施例中，示意性地给出了3行2列的引线框60排列而成的引线框阵列70，但是这不是限制性的，引线框阵列的具体数量、排列形式不受本发明实施例限制，例如还可以为8行2列的16个引线框60排列而成。
以上例子主要说明了本发明的引线框、引线框阵列以及封装结构。尽管只对其中一些本发明的实施方式进行了描述，但是本领域普通技术人员应当了解，本发明可以在不偏离其主旨与范围内以许多其他的形式实施。因此，所展示的例子与实施方式被视为示意性的而非限制性的，在不脱离如所附各权利要求所定义的本发明精神及范围的情况下，本发明可能涵盖各种的修改与替换。

Claims (11)

1.一种引线框，包括引脚，其特征在于，所述引脚包括相邻设置的第一引脚和第二引脚，所述第一引脚用于输出/输入第一电压，所述第二引脚用于输出/输入第二电压，设置所述第一引脚与所述第二引脚之间的间距以使所述第二引脚免受所述第一引脚的电压输出信号的串扰；
其中，所述第一电压是指100伏至800伏之间的电压，所述第二电压是指小于或等于50伏的电压；
所述引线框包括第一小岛和第二小岛，所述第一小岛用于放置输出/输入高电压的芯片，所述第二小岛用于放置输出/输入低电压的芯片；所述第一小岛与所述第二小岛之间的间距范围为大于或等于0.25毫米。
2.如权利要求1所述的引线框，其特征在于，所述引线框通过对用于输出/输入第二电压的低压引线框改进设计而成，通过去除所述低压引线框的一个引脚，与该去除的引脚所相邻的两个引脚分别被定义为所述第一引脚和所述第二引脚。
3.如权利要求2所述的引线框，其特征在于，所述引线框的引脚还包括多个用于输出/输入第二电压的第三引脚，所述第一引脚与所述第二引脚之间的间距为所述第二引脚与所述第三引脚之间的间距的两倍，或者为相邻的所述第三引脚之间间距的两倍。
4.如权利要求1或2或3所述的引线框，其特征在于，所述间距为中心间距。
5.如权利要求3所述的引线框，其特征在于，第二引脚与其中一个所述第三引脚以合并输出的形式同时与同一个小岛直接连接。
6.如权利要求1所述的引线框，其特征在于，第一引脚与所述第一小岛直接连接。
7.如权利要求1或2所述的引线框，其特征在于，所述引脚为内引脚和/或外引脚。
8.如权利要求1或2所述的引线框，其特征在于，所述第一引脚设置在所在引脚排列的末端。
9.如权利要求1或2所述的引线框，其特征在于，所述引线框为小外形集成电路封装的、双列直排封装的、小间距双列直排封装的、小外形封装的或者薄小外形封装的引线框。
10.一种引线框阵列，其特征在于，包含多个按行和列排列的如权利要求1至9中任一项所述的引线框。
11.一种封装结构，其特征在于，包括如权利要求1至9中任一项所述的引线框。
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