CN102468227A - 半导体结构的制造方法 - Google Patents
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Abstract
本发明提供了一种半导体结构的制造方法，包括：提供半导体衬底，所述半导体衬底上具有暴露出插塞的金属导线沟槽，所述金属导线沟槽两侧的半导体衬底上覆盖有氮化硅硬掩模层；在半导体衬底上涂布光刻胶，所述光刻胶填满半导体衬底中的金属导线沟槽并完全覆盖半导体衬底表面上的硬掩模层；去除氮化钛硬掩模层上的光刻胶，保留金属导线沟槽中光刻胶；去除氮化钛硬掩模层；去除金属导线沟槽中的光刻胶。本发明通过去除干法刻蚀金属导线沟槽时的氮化硅硬掩模层，降低了金属导线沟槽的深宽比，避免在后续铜电镀工艺中产生电镀空洞，提高了CMOS器件的可靠性和良品率。
Description
技术领域
本发明涉及半导体技术领域，更为具体的，本发明涉及一种半导体结构的制造方法。
背景技术
随着互补金属氧化物半导体(CMOS，Complementary Metal OxideSemiconductor)工艺节点降低到45nm甚至更小，其器件形态，例如后段制程中金属导线沟槽的刻蚀，很难通过传统的方法控制。在干法刻蚀工艺中，为了得到更好的低介电常数材料刻蚀选择性，常常利用厚度为200纳米左右的氮化钛作为硬质幕罩层，通过干法刻蚀方法形成半导体器件的金属导线沟槽。
通常情况下，湿法清洗很难在不影响半导体衬底中超低介电常数材料的介电常数值的情况下，去除氮化钛、SiCOH以及铜或钨等干法刻蚀过程中的刻蚀残留物，而这些残留物直接影响着后续工艺中铜金属互连线的形成。利用主要成分为氟化物、胺、H2O2和去离子水的HCX1206-1溶剂可以很好的解决这个问题，它能够有效的去除在干法刻蚀半导体器件金属导线沟槽过程中产生的刻蚀残留物。由于HCX1206-1溶剂对氮化钛硬质掩模的刻蚀率为零，因此在整个刻蚀残留物的去除过程中对氮化钛硬掩模层下的超低介电常数层间介质层的介电常数影响很小。
在现有制作半导体结构的工艺中，通常在以氮化钛硬掩模层刻蚀出金属导线沟槽和在氮气中对半导体进行退火后直接进行阻挡层、籽晶层的沉积以及电镀铜金属互连线。然而，随着CMOS器件的工艺节点下降到40nm甚至是32nm，半导体器件的金属导线沟槽也会相应的变小。此时，在干法刻蚀过程中形成硬掩模层会增加金属导线沟槽的深宽比，这将对后续工艺中阻挡层和籽晶层的沉积产生较大的影响，导致在金属导线沟槽开口处沉积的阻挡层和籽晶层凸起，进而影响后续铜电镀工艺，产生电镀空洞。
在公开号为CN1449015A的中国专利，公开了更多通过改善半导体结构中阻挡层和籽晶层的沉积工艺来改善铜电镀空洞的方法。但是这种通过减薄阻挡层和籽晶层的厚度来改善阻挡层和籽晶层厚度差异方法又会因为覆盖层的品质不佳，在沉积时产生不连续的点，导致在后续铜电镀工艺中形成电镀空洞。
因此，需要提供一种新的半导体结构的制造方法，来减小半导体器件的金属导线沟槽的深宽比，防止在后续铜电镀工艺中产生空洞。
发明内容
本发明解决的问题是提供了一种半导体结构的制造方法，通过减小半导体器件金属导线沟槽的深宽比，防止制作铜金属互连线时产生电镀空洞。
本发明提供的半导体结构的制造方法，基本步骤包括：提供半导体衬底，所述半导体衬底上具有暴露出插塞金属导线沟槽，所述金属导线沟槽两侧的半导体衬底上覆盖有氮化硅硬掩模层；在半导体衬底上涂布光刻胶，所述光刻胶填满半导体衬底中的金属导线沟槽并完全覆盖半导体衬底表面上的硬掩模层；去除氮化钛硬掩模层上的光刻胶，保留金属导线沟槽中光刻胶；去除氮化钛硬掩模层；去除金属导线沟槽中的光刻胶。
可选的，所述金属导线沟槽采用干法刻蚀形成，干法刻蚀后的刻蚀残留物利用包含有氟化物、胺、H2O2和去离子水的HCX1206-1溶剂去除。
可选的，所述涂布光刻胶采用旋涂方法。所述涂布光刻胶时间范围为10秒到20秒，光刻胶涂布机的转速为100转每分钟至1400转每分钟。
可选的，所述光刻胶在氮化钛硬掩模层上的厚度小于500埃。
可选的，所述氮化钛硬掩模层上光刻胶采用饱和臭氧含量的去离子水去除。
可选的，所述饱和臭氧含量的去离子水包含有臭氧和去离子水，其中臭氧与去离子水的质量比为10ppm至20ppm，饱和臭氧含量的去离子水的作用时间为1至2分钟。
可选的，所述氮化钛硬掩模层采用SC1溶液去除。
可选的，所述SC1溶液温度范围为50至60摄氏度，SC1溶液中NH4OH∶H2O2∶H2O的体积比为1∶1∶5至1∶1∶30。
可选的，所述金属导线沟槽中的光刻胶采用单乙基醚丙二醇或丙二醇单甲醚乙酸酯去除。
可选的，在采用单乙基醚丙二醇或丙二醇单甲醚乙酸酯去除金属导线沟槽中的光刻胶时，旋转所述半导体衬底，转速为300至500转每分钟，旋转时间为20秒至50秒。
可选的，去除金属导线沟槽中的光刻胶之后还包括在氮气中对半导体衬底进行退火。
可选的，所述氮气退火的温度范围为280至320摄氏度，时间范围为8至15分钟。
与现有技术相比，本发明具有以下优点：通过去除干法刻蚀金属导线沟槽时的硬掩模层，降低了金属导线沟槽的深宽比，防止沉积工艺节点为40nm甚至32nm以下CMOS器件的阻挡层和籽晶层时在金属导线沟槽开口处沉积的阻挡层和籽晶层凸起，避免在后续铜电镀工艺中产生电镀空洞，提高了CMOS器件的可靠性和良品率。
附图说明
图1是本发明工艺半导体结构的制造方法的流程示意图；
图2至图9示出了本发明一个实施例的各阶段半导体结构剖面示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
正如背景技术部分所述，现有技术半导体结构的制作工艺中，在通过以氮化钛为硬掩模层干法刻蚀形成金属导线沟槽以及在氮气中对半导体衬底进行退火之后，直接对金属导线沟槽进行阻挡层、籽晶层的沉积以及电镀铜金属互连线。然而，随着CMOS器件工艺节点降低到40nm甚至是32nm时，由于金属导线沟槽的深宽比太大，导致在金属导线沟槽开口处沉积的阻挡层和籽晶层凸起，进而影响后续铜电镀工艺，产生电镀空洞，影响了COMS器件的可靠性和良品率。
针对上述问题，本发明的发明人提供了一种通过去除干法刻蚀过程中的硬掩模层减小金属导线沟槽深宽比的方法，避免了金属导线沟槽开口处沉积的阻挡层和籽晶层凸起，形成铜电镀空洞。
参见图1，示出了本发明半导体结构制造方法的流程图，具体包括：
执行步骤S201，提供半导体衬底，所述半导体衬底上具有暴露出插塞的金属导线沟槽，所述金属导线沟槽两侧的半导体衬底上覆盖有氮化硅硬掩模层；
执行步骤S202，在半导体衬底上涂布光刻胶，所述光刻胶填满半导体衬底中的金属导线沟槽并完全覆盖半导体衬底表面上的硬掩模层；
执行步骤S203，去除氮化钛硬掩模层上的光刻胶，保留金属导线沟槽中光刻胶；
执行步骤S204，去除氮化钛硬掩模层；
执行步骤S205，去除金属导线沟槽中的光刻胶；
执行步骤S206，在氮气中对半导体衬底进行退火。
经过以上步骤形成的半导体结构的金属导线沟槽深宽比小，避免金属导线沟槽开口处沉积的阻挡层和籽晶层凸起，防止在后续的铜电镀工艺中形成空洞，改善了COMS器件的可靠性和良品率。
下面结合制作半导体结构的具体实施例，对本发明半导体结构的制造方法做进一步说明。
参见图2至图9，示出了采用本发明半导体结构制造方法制作半导体结构的一个实施例的各阶段剖面结构示意图。
如图2所示，提供半导体衬底，所述半导体衬底上具有暴露出插塞201的金属导线沟槽，所述金属导线沟槽两侧的半导体衬底上覆盖有氮化硅硬掩模层205。
所述半导体衬底从上到下依次包括超低介电常数层间介质层200、氮掺杂的碳化硅阻挡层(NDC)202、超低介电常数介质层203、氧化硅保护层204和氮化钛硬掩模层205。所述插塞201的材质为铜或钨，通常用作连接金属互连层和半导体衬底内部的MOS器件。
对于所述超低介电常数层间介质层200、超低介电常数介质层203，常用材料包括SiOCH薄膜、氟硅玻璃(FSG)、碳掺杂的氧化硅(Black Diamond)、以及氮掺杂的碳化硅(BLOK)等，通常用于金属互连线的绝缘层。所述氮掺杂的碳化硅阻挡层202用来防止衬底与随后沉积的材料之间的层间扩散。所述氧化硅保护层204为以正硅酸乙酯(TEOS)为硅源制得的二氧化硅。所述氮化钛作为制造半导体结构过程中干法刻蚀金属导线沟槽时的硬掩模层。干法刻蚀金属导线沟槽后的刻蚀残留物可通过包含有氟化物、胺、H2O2和去离子水的HCX1206-1溶剂去除。
作为一个实施例，采用HCX1206-1溶剂去除刻蚀聚合物时间范围为40秒至90秒，温度范围为25摄氏度至40摄氏度。
如图3所示，在半导体衬底上涂布光刻胶206，所述光刻胶填满半导体衬底中的金属导线沟槽并完全覆盖半导体衬底表面上的硬掩模层。
光刻胶206通常采用旋涂的方法涂布，所述光刻胶分为氮化钛硬掩模层上的光刻胶206a和金属导线沟槽中的光刻胶206b两部分，其中氮化钛硬掩模层上的光刻胶206a的厚度小于500埃。
作为一个实施例，所述光刻胶涂布的时间范围为10秒到20秒，光刻胶涂布机的转速为100转每分钟至1400转每分钟。
如图4所示，去除氮化钛硬掩模层上的光刻胶206b，保留金属导线沟槽中光刻胶206a。
去除所述氮化钛硬掩模层上光刻胶206a之后，剩余金属导线沟槽中的光刻胶206b能够在化学刻蚀氮化钛硬掩模层时保护半导体衬底中的铜或钨插塞201。
作为一个实施例，所述硬掩模层上光刻胶206a可利用饱和臭氧含量的去离子水去除，所述饱和臭氧含量的去离子水中包含有臭氧和去离子水，其中臭氧与去离子水的质量比为10ppm至20ppm，饱和臭氧含量的去离子水的作用时间为1至2分钟。
如图5所示，去除氮化钛硬掩模层205。
去除所述氮化钛硬掩模层205可以有效的减小半导体结构中金属导线沟槽的深宽比，避免后续工艺中所沉积的阻挡层和籽晶层在金属导线沟槽开口处凸起，防止铜电镀空洞的产生。
作为一个实施例，所述氮化钛硬掩模层205采用SC1溶液去除。SC1是stand clean 1溶液的简称，它是由去离子水、双氧水和氨水组成的混合溶液，能够在不影响超低介电常数介质层203和氧化硅保护层204的情况下有效地去除氮化钛硬掩模层205。所述SC1溶液温度范围为50至60摄氏度，SC1溶液中NH4OH∶H2O2∶H2O的体积比为1∶1∶5至1∶1∶30。
如图6所示，去除金属导线沟槽中的光刻胶206b。
所述金属导线沟槽中的光刻胶206b采用易于挥发的单乙基醚丙二醇或丙二醇单甲醚乙酸酯去除。在具体的实施例中，在采用单乙基醚丙二醇或丙二醇单甲醚乙酸酯去除金属导线沟槽中的光刻胶时，旋转所述半导体衬底，转速为300至500转每分钟，旋转时间为20秒至50秒。
接着，在氮气中对半导体衬底进行退火。
其中，氮气作为退火过程中的保护气体，所述退火能够使半导体衬底内超低介电常数材料的介电常数恢复，同时使金属导线沟槽中残留的单乙基醚丙二醇或丙二醇单甲醚乙酸酯挥发。在具体实施例中，所述氮气退火的温度范围为280至320摄氏度，时间范围为8至15分钟。
最后，如图7至图9所示，在金属导线沟槽内沉积阻挡层208、籽晶层209和电镀铜金属互连线210，形成无电镀空洞的半导体结构。
所述阻挡层208为氮化钽/钽双层阻挡层，具体可以首先进行氮化钽薄膜沉积，再进行金属钽薄膜沉积，用于阻挡铜金属与介质材料的直接接触，并起到介质材料和铜金属之间的过渡粘结作用。所述阻挡层208采用物理气相沉积的方法沉积，也可以通过其它方法进行。所述籽晶层209沉积为后续铜电镀工艺提供了导电层。所述阻挡层208和籽晶层209的沉积以及铜金属互连线210的电镀工艺作为本领域技术人员的公知技术，在此不做赘述。
基于上述形成方法所制作的半导体结构如图10所示，包括：超低介电常数层间介质层200和形成于超低介电常数层间介质层之间的铜或钨插塞201；氮掺杂的碳化硅阻挡层202，位于超低介电常数层间介质层200上；超低介电常数介质层203，位于氮掺杂的碳化硅阻挡层202上；氧化硅保护层204，位于超低介电常数介质层203上；阻挡层208，覆盖于半导体衬底内金属导线沟槽表面；籽晶层209，覆盖于阻挡层209上；铜金属互连线210，填充满整个覆盖了阻挡层208和籽晶层209后的金属导线沟槽中。
与现有技术相比，所述半导体结构的制造方法通过去除干法刻蚀金属导线沟槽时的硬掩模层，降低了金属导线沟槽的深宽比，防止沉积工艺节点为40nm甚至32nm以下CMOS器件的阻挡层和籽晶层时在金属导线沟槽开口处沉积的阻挡层和籽晶层凸起，避免在后续铜电镀工艺中产生电镀空洞，提高了CMOS器件的可靠性和良品率。
虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (12)
1.一种半导体结构的制造方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上具有暴露出插塞的金属导线沟槽，所述金属导线沟槽两侧的半导体衬底上覆盖有氮化硅硬掩模层；
在半导体衬底上涂布光刻胶，所述光刻胶填满半导体衬底中的金属导线沟槽并完全覆盖半导体衬底表面上的硬掩模层；
去除氮化钛硬掩模层上的光刻胶，保留金属导线沟槽中光刻胶；
去除氮化钛硬掩模层；
去除金属导线沟槽中的光刻胶。
2.如权利要求1所述的半导体结构的制造方法，其特征在于，所述金属导线沟槽采用干法刻蚀形成，干法刻蚀后的刻蚀残留物利用包含有氟化物、胺、H2O2和去离子水的HCX1206-1溶剂去除。
3.如权利要求1所述的半导体结构的制造方法，其特征在于，所述涂布光刻胶采用旋涂方法，所述涂布光刻胶的时间范围为10秒到20秒，光刻胶涂布机的转速为100转每分钟至1400转每分钟。
4.如权利要求1所述的半导体结构的制造方法，其特征在于，所述光刻胶在氮化钛硬掩模层上的厚度小于500埃。
5.如权利要求1所述的半导体结构的制造方法，其特征在于，所述氮化钛硬掩模层上的光刻胶采用饱和臭氧含量的去离子水去除。
6.如权利要求5所述的半导体结构的制造方法，其特征在于，所述饱和臭氧含量的去离子水包含有臭氧和去离子水，其中臭氧与去离子水的质量比为10ppm至20ppm，饱和臭氧含量的去离子水的作用时间为1至2分钟。
7.如权利要求1所述的半导体结构的制造方法，其特征在于，所述氮化钛硬掩模层采用SC1溶液去除。
8.如权利要求7所述的半导体结构的制造方法，其特征在于，所述SC1溶液温度范围为50至60摄氏度，SC1溶液中NH4OH∶H2O2∶H2O的体积比为1∶1∶5至1∶1∶30。
9.如权利要求1所述的半导体结构的制造方法，其特征在于，所述金属导线沟槽中的光刻胶采用单乙基醚丙二醇或丙二醇单甲醚乙酸酯去除。
10.如权利要求9所述的半导体结构的制造方法，其特征在于，在采用单乙基醚丙二醇或丙二醇单甲醚乙酸酯去除金属导线沟槽中的光刻胶时，旋转所述半导体衬底，转速为300至500转每分钟，旋转时间为20秒至50秒。
11.如权利要求1所述的半导体结构的制造方法，其特征在于，去除金属导线沟槽中的光刻胶之后还包括：在氮气中对半导体衬底进行退火。
12.如权利要求11所述的半导体结构的制造方法，其特征在于，所述退火的温度范围为280至320摄氏度，时间范围为8至15分钟。
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|---|---|
| CN (1) | CN102468227A (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104952721A (zh) * | 2014-03-31 | 2015-09-30 | 中芯国际集成电路制造(上海)有限公司 | 去除光刻胶的后处理方法及互连层结构的制作方法 |
| WO2020135012A1 (zh) * | 2018-12-28 | 2020-07-02 | 芯创智（北京）微电子有限公司 | 一种集成电路精密图形制备方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6294451B1 (en) * | 1995-11-10 | 2001-09-25 | Nippon Steel Corporation | Semiconductor device and method for manufacturing the same |
| CN1728358A (zh) * | 2004-07-29 | 2006-02-01 | 三星电子株式会社 | 双金属镶嵌互连的制造方法 |
| CN1812074A (zh) * | 2004-12-08 | 2006-08-02 | 三星电子株式会社 | 形成互连结构和半导体器件的方法 |
| US20090140307A1 (en) * | 2007-11-29 | 2009-06-04 | Peter Baars | Conductive line comprising a capping layer |
| CN101488472A (zh) * | 2007-12-22 | 2009-07-22 | 东部高科股份有限公司 | 半导体器件的金属互连件的制造方法 |
-
2010
- 2010-11-19 CN CN2010105514751A patent/CN102468227A/zh active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6294451B1 (en) * | 1995-11-10 | 2001-09-25 | Nippon Steel Corporation | Semiconductor device and method for manufacturing the same |
| CN1728358A (zh) * | 2004-07-29 | 2006-02-01 | 三星电子株式会社 | 双金属镶嵌互连的制造方法 |
| CN1812074A (zh) * | 2004-12-08 | 2006-08-02 | 三星电子株式会社 | 形成互连结构和半导体器件的方法 |
| US20090140307A1 (en) * | 2007-11-29 | 2009-06-04 | Peter Baars | Conductive line comprising a capping layer |
| CN101488472A (zh) * | 2007-12-22 | 2009-07-22 | 东部高科股份有限公司 | 半导体器件的金属互连件的制造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104952721A (zh) * | 2014-03-31 | 2015-09-30 | 中芯国际集成电路制造(上海)有限公司 | 去除光刻胶的后处理方法及互连层结构的制作方法 |
| CN104952721B (zh) * | 2014-03-31 | 2018-03-23 | 中芯国际集成电路制造(上海)有限公司 | 去除光刻胶的后处理方法及互连层结构的制作方法 |
| WO2020135012A1 (zh) * | 2018-12-28 | 2020-07-02 | 芯创智（北京）微电子有限公司 | 一种集成电路精密图形制备方法 |
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