CN102427372A

CN102427372A - 一种ctcs点式应答器解调装置及其实现方法

Info

Publication number: CN102427372A
Application number: CN2011100980951A
Authority: CN
Inventors: 张亮
Original assignee: BEIJING JINHONG XIDIAN INFORMATION TECHNOLOGY Co Ltd
Current assignee: BEIJING JINHONG XIDIAN INFORMATION TECHNOLOGY Co Ltd
Priority date: 2011-04-19
Filing date: 2011-04-19
Publication date: 2012-04-25

Abstract

本发明公开了一种CTCS点式应答器解调装置，该装置由4M天线、匹配电路、功放电路、带通滤波电路、AD采样模块、信号检测电路、FPGA、整流电路、过点检测电路组成，其中，FPGA由AD采样模块、差分模块、CIC抽取滤波模块、补偿滤波器、FIR滤波器模块、信号判决模块组成。本发明所述的CTCS点式应答器解调装置能对应答器内的有效数据进行无线接收解调，对编程设备写入的数据进行读出验证，解调其他标准厂家应答器的数据，该技术也可用于车载接收设备的应答器传输模块，在列车高速行驶经过应答器时对信息进行快速解调，为列车运行控制***提供安全可靠的运行数据信息；同时该装置具有结构简单，成本低廉，精确度高的优点。

Description

一种CTCS点式应答器解调装置及其实现方法

技术领域

本发明涉及中国列车控制***CTCS中的点式应答器，尤其涉及一种CTCS点式应答器解调装置及其实现方法。

背景技术

今年来随着列车运行速度不断提高，铁路运输对列车控制***的要求越来越高。在国外铁路运输***中，基本上都是使用专用的地面设备向车载***提供列车的绝对位置信息，该种设备就是点式应答器。对应的，在列车上安装有应答器解调模块，该模块主要用于发送无线能量信号激活点式应答器，同时接收点式应答器发送的FSK信号并恢复出点式应答器中的报文信息。为保证通讯的高可靠性，现有技术的CTCS采用了一套复杂的规则对数据报文进行编码，识别装置收到报文后需进行相应的解码操作后才能得到可靠的数据报文，解码装置结构复杂，解码操作容错能力低，特别是目前的解调均是采用模拟信号，其抗干扰能力较差。解码装置作为CTCS点式应答器的核心部件之一，解码操作的准确性和实时性对整个CTCS的性能有很大的影响。

发明内容

本发明的目的在于针对现有技术的不足，提供一种利用数字解调的方式来实现高精度解调的CTCS点式应答器解调装置，具有抗干扰能力强，在工作时结构简单，成本低廉的特点。

CTCS点式应答器解调装置由4M天线、匹配电路、放大电路、带通滤波电路、AD采样模块、信号检波电路、FPGA、整流电路、过点检测电路组成，其中，FPGA由输入数据锁存模块、差分模块、CIC抽取滤波模块、补偿滤波器、FIR滤波器、信号判决模块、输出数据锁存模块、FSK使能模块、延时模块和同步提取模块组成；4M天线与匹配电路连接，再连接到放大电路，放大电路与带通滤波电路连接，经过三级放大电路和两级带通滤波电路后分两路，一路与AD采样模块连接，再连接到FPGA进行信号处理，另一路与信号检波电路连接，再连接到整流电路和过点检测电路；FPGA内部，输入数据锁存模块、差分模块、CIC抽取滤波模块、补偿滤波器、FIR滤波器、信号判决模块、输出数据锁存模块依次连接，FSK使能模块连接到输入数据锁存模块，延时模块分别连接到输入数据锁存模块和差分模块，同步提取模块分别连接到信号判决模块和输出数据锁存模块。

CTCS点式应答器解调装置解调方法为：应答器在收到27.095MHz的无线能量信号后，向周围空间辐射4M信号，应答器编程和测试设备的接收解调单元经过4M天线耦合接收，对接收到的信号经功放电路和带通滤波电路进行放大和带通滤波，经过AD量化成数字信号后并依据欧标的564KHz的时钟频率对接收到的信息进行FSK解调，把解调后和数据送给CPU解码单元，其中：

解调的具体步骤为：首先4M天线和匹配电路接收来自应答器的信号，经过三级放大和两级滤波送入解调电路，解调出564KHz的数据；

其次，用33.87M的时钟作为FPGA解调部分的基准时钟，信号送入FPGA后在解调的数据中提取同步时钟，作为数据的同步时钟；

同时另一路信号送入信号存在检测电路中，进行信号有无的检测并产生使能信号，所述的使能信号作为FPGA中的FSK使能信号，同时作为CPU接收数据的启动信号。

所述的FPGA内部解调采用差分解调的方式，在采用差分解调的方式时，码元延时时长为一个码元宽度和信号自相乘的积，滤波器采用三级滤波器结构。

所述滤波器的采用三级滤波器结构具体为：第一级数字滤波器采用CIC滤波器，进行15级抽取滤波，第二级滤波器采用补偿滤波器进行2倍抽取滤波，第三级滤波器采用FIR滤波器进行2倍抽取滤波，在对信号总共进行60倍抽取后，得到的数字信号使用判决模块进行判决，得到解调后的信号。

本发明所述的CTCS点式应答器解调装置具有通用性，不仅可以用在应答器编程测试设备上，也可以用在车载接收设备的应答器传输模块上。

本发明所述的CTCS点式应答器解调装置能对应答器内的有效数据进行无线接收解调，对编程设备写入的数据进行读出验证，解调其他标准厂家应答器的数据，该技术也可用于车载接收设备的应答器传输模块，在列车高速行驶经过应答器时对信息进行快速解调，为列车运行控制***提供安全可靠的运行数据信息；同时该装置具有结构简单，成本低廉，精确度高的优点。

附图说明

图1 CTCS点式应答器解调装置的结构框图。

图2 CTCS点式应答器解调装置中FPGA内部结构框图。

图3 CTCS点式应答器解调装置中的4M天线接收匹配电路。

图4 CTCS点式应答器解调装置中的带通滤波电路。

图5 CTCS点式应答器解调装置中的放大电路。

图6 CTCS点式应答器解调装置中AD采样模块的电路。

具体实施方式

如图1和图2所示，CTCS点式应答器解调装置由4M天线、匹配电路、放大电路、带通滤波电路、AD采样模块、信号检波电路、FPGA、整流电路、过点检测电路组成，其中，FPGA由输入数据锁存模块、差分模块、CIC抽取滤波模块、补偿滤波器、FIR滤波器、信号判决模块、输出数据锁存模块、FSK使能模块、延时模块和同步提取模块组成；4M天线与匹配电路连接，再连接到放大电路，放大电路与带通滤波电路连接，经过三级放大电路和两级带通滤波电路后分两路，一路与AD采样模块连接，再连接到FPGA进行信号处理，另一路与信号检波电路连接，再连接到整流电路和过点检测电路；FPGA内部，输入数据锁存模块、差分模块、CIC抽取滤波模块、补偿滤波器、FIR滤波器、信号判决模块、输出数据锁存模块依次连接，FSK使能模块连接到输入数据锁存模块，延时模块分别连接到输入数据锁存模块和差分模块，同步提取模块分别连接到信号判决模块和输出数据锁存模块。

图3为4M天线接收匹配电路的原理图， 1R303,1C305,1C306,1C307组成了天线接收电路，可使使谐振频率为中心频率4.234MHz，以接收到较好的FSK调制信号，能达到 4.516MHz和3.951MHz两种频率的信号幅值大致相等，使阻抗达到良好的匹配，如图3所示，并联谐振电路1L301，1C308，1C309，1L302和串联谐振1L303，1C310对27.095M的信号具有抑制作用。

图4为CTCS点式应答器解调装置中的带通滤波电路，主要的作用是将混入电路的杂波滤除，只使4.564MHZ和3.951MHZ的有用信号通过。

图5为CTCS点式应答器解调装置中的放大电路，通过改变1R316可以改变放大的倍数。

图6为CTCS点式应答器解调装置中AD采样模块的电路，放大后的信号由1U1301转换成差分信号，送给1U1302进行AD采样，把模拟信号量化成数字信号，送给FPGA进行解码。

所述的FPGA内部解调采用差分解调的方式，在采用差分解调的方式时，码元延时时长为一个码元宽度和信号自相乘的积。

所述的滤波器采用三级滤波器结构，具体为：第一级数字滤波器采用CIC滤波器，进行15级抽取滤波，第二级滤波器采用补偿滤波器进行2倍抽取滤波，第三级滤波器采用FIR滤波器进行2倍抽取滤波，在对信号总共进行60倍抽取后，得到的数字信号使用判决模块进行判决，得到解调后的信号。

Claims

1.CTCS点式应答器解调装置由4M天线、匹配电路、放大电路、带通滤波电路、AD采样模块、信号检波电路、FPGA、整流电路、过点检测电路组成，其中，FPGA由输入数据锁存模块、差分模块、CIC抽取滤波模块、补偿滤波器、FIR滤波器、信号判决模块、输出数据锁存模块、FSK使能模块、延时模块和同步提取模块组成；4M天线与匹配电路连接，再连接到放大电路，放大电路与带通滤波电路连接，经过三级放大电路和两级带通滤波电路后分两路，一路与AD采样模块连接，再连接到FPGA进行信号处理，另一路与信号检波电路连接，再连接到整流电路和过点检测电路；FPGA内部，输入数据锁存模块、差分模块、CIC抽取滤波模块、补偿滤波器、FIR滤波器、信号判决模块、输出数据锁存模块依次连接，FSK使能模块连接到输入数据锁存模块，延时模块分别连接到输入数据锁存模块和差分模块，同步提取模块分别连接到信号判决模块和输出数据锁存模块。

2.利用权利要求1所述的CTCS点式应答器解调装置实现解调的方法，其特征在于，应答器在收到27.095MHz的无线能量信号后，向周围空间辐射4M信号，应答器编程和测试设备的接收解调单元经过4M天线耦合接收，对接收到的信号经功放电路和带通滤波电路进行放大和带通滤波，经过AD量化成数字信号后并依据欧标的564KHz的时钟频率对接收到的信息进行FSK解调，把解调后和数据送给CPU解码单元，其中：

同时另一路信号送入信号存在检测电路中，进行信号有无的检测同时产生使能信号SPI_EN，作为FPGA中的FSK使能信号，同时作为CPU接收数据的启动信号。

3.如权利要求2所述的CTCS点式应答器解调装置解调方法，其特征在于，所述的FPGA内部解调采用差分解调的方式，在采用差分解调的方式时，码元延时时长为一个码元宽度和信号自相乘的积，滤波器采用三级滤波器结构。

4.如权利要求2所述的CTCS点式应答器解调装置解调方法，其特征在于，所述滤波器采用三级滤波器结构，具体为：第一级数字滤波器采用CIC滤波器，进行15级抽取滤波，第二级滤波器采用补偿滤波器进行2倍抽取滤波，第三级滤波器采用FIR滤波器进行2倍抽取滤波，在对信号总共进行60倍抽取后，得到的数字信号使用判决模块进行判决，得到解调后的信号。

5.如权利要求1所述的CTCS点式应答器解调装置，其特征在于，所述的CTCS点式应答器解调装置具有通用性，不仅可以用在应答器编程测试设备上，也可以用在车载接收设备的应答器传输模块上。