CN102426858B - 一种检测存储单元漏电流的方法及*** - Google Patents
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Abstract
一种检测存储单元漏电流的方法，应用于至少包括依次相邻的且位于存储列阵同一列的第一、二、第三存储单元，上述存储单元共用同一组字线；包括：同时选通上述存储单元之间的位线以及第一存储单元的源极对应的位线；测试电路测量得到第二电压值；通过仿真获得所述第一、第二存储单元的沟道电阻；通过仿真获得读取位线的电平对应的第一电压值；通过第一电压值与第二电压值的电压差以及第二存储单元的沟道电阻计算得到流经所述第二存储单元的漏电流即第一存储单元被读取时的漏电流。本发明提供一种检测存储单元漏电流的方法和***，可以实现存储单元漏电流的有效检测。
Description
技术领域
本发明涉及信息存储技术领域，特别涉及一种检测存储器存储单元读取时泄漏电流的方法及***。
背景技术
整个闪存存储器的核心是存储单元构成的阵列，阵列中存储单元信息的读取方法参见图1，存储单元以普通MOS管为例，每个存储单元（cell）有三个端口，其中一个是控制端口，相当于普通MOS管的栅极，其余两个端口相当于普通MOS管的源极和漏极。存储单元的控制端口连接字线，并且阵列中同一行存储单元的控制端口连接同一字线WL1，字线电位高低实现对存储单元的开启和关断。存储阵列中同一行存储单元的源极和漏极顺次首尾相连，相邻的两个存储单元的源极和漏极连接在一根位线上。当存储单元处于开启状态时，等效为一个电阻；当存储单元所存储的信息为“0”或为“1”时，其电阻值不同。因此，为了读取存储单元中存储的信息，需要在被读取存储单元的两端施加电位差，读取流过存储单元的电流就可以读取存储单元中的存储信息。
通常读取存储单元中的信息时，以读取图1中存储单元cell2为例，字线WL1电平为高后存储单元cell2开启，位线选通装置选通存储单元cell2源极和漏极相连接的两条位线BLa和BLa+1，使位线BLa和BLa+1分别连接低电平产生电路和电流读取电路，在位线BLa和BLa+1分别施加低电压和高电压，存储单元cell2两端的电势差导致流过存储单元的电流Ibit，流过存储单元cell2的电流值记为Ibit。读取电流I由电流读取电路读出，读取电路读出的读取电流值记为I，当I=Ibit时，这个读出的电流值反映存储单元中存储的信息。通常，在对存储单元cell2进行读取操作的过程中，与存储单元cell3连接的位线BLa+2上不施加任何信号。在给位线BLa和BLa+1施加低电压和高电压信号的瞬间，存储单元cell3两端存在电势差，而存储单元的栅极为高，它将相当于一个电阻，这会导致泄漏电流Ileak的产生。
位线选通装置平均到每根位线的电阻为R1，每根位线相对于地的电容为C，参见图2，需要电流读取电路给位线BLa+1充电到可以进行读取操作的高电压，才可以进行信息读取，没有泄漏电流Ileak时，电流读取电路给端点D即位线BLa+1充电的时间T1正比于电阻R1和C的乘积。但是泄漏电流Ileak的存在使电荷从位线BLa+1传递到位线BLa+2给位线BLa+2充电，即位线BLa+1施加的高电压会对D、A两点电位同时充电，充电时间T2正比于电阻R1和2C的乘积，延缓位线BLa+1到达所需高电压的时间。读取操作在电流读取电路开始提供高电压之后的时间T1和T2之间进行，即Ileak存在的情况下，位线BLa+1的实际电压没有被充电到所需电压，读取电流精度受到影响，甚至导致读取信息错误。
随着高密度存储阵列需求的增加，虚地（虚拟接地）结构存储阵列被越来越广泛的适用于存储装置中。虚地结构存储阵列的主要特征包括：虚地结构存储阵列中每列存储单元的位线连接端口与相邻列的存储单元共享同一条位线。
图3是现有技术进行读操作的一个简单示意图，以对cell1（第一存储单元）进行读操作为例：字线开启cell1，cell2，cell3，位线BL(n)、BL(n+1)、BL(n+2)、BL(n+3)被选通，（图中位线BL(n)、BL(n+1)、BL(n+2)、BL(n+3)存在着连接到地的电容和电阻，因而会产生漏电流）。BL(n)是阵列单元Cell1的源极，提供低电平电压；BL(n+1)是其漏极，提供高电平读取电压A；BL(n+2)浮空，不提供任何信号；BL(n+3)被提供高电平信号B，这个信号是为了减小从BL(n+1)到BL(n+3)的泄漏电流Ileak（一般为瞬态值）。由于，Cell1的栅极（即所连接字线）与同一行的其他存储单元一起被施加高电平其处于开启状态，它可以等效为一个电阻，而Cell1的源极和漏极存在电势差，这将带来流过cell1的电流Ibit。通过读取流经BL(n+1)的电流I与设定的参考电流Iref进行比较（例如I比Iref大我们定义cell1存储的信息为“0”），可以判断出Cell1的存储的内容（“0”或者“1”），即完成阵列单元cell1的读操作。存储器阵列进行读取操作的过程中，由于产生漏电流Ileak，其值过大可能会影响读取数据的准确性，所以需要测出得漏电流信号。
普通的测试设备（电压表、电流表等）在芯片测试时一般只能得到静态值，很难得到瞬态值；一般的测试设备测量时也容易出现信号畸变，易受噪声干扰。因此，需要一种可以检测瞬态漏电流时能满足低噪声、高输入阻抗、合适的通频带、电气隔离和保护等特点的测试设备和合适的检测方法。
因此，如何提供一种有效的检测存储单元漏电流的方法和***，是本领域技术人员需要解决的技术问题。
发明内容
本发明要解决的技术问题是提供一种检测存储单元漏电流的方法和***，可以实现存储单元漏电流的有效检测。
本发明提供一种检测存储单元漏电流的方法，应用于至少包括依次相邻的且位于存储列阵同一列的第一存储单元、第二存储单元和第三存储单元，上述存储单元共用同一组字线；
所述方法包括以下步骤：
同时选通上述存储单元之间的位线（BLn+1、BLn+2）以及所述第一存储单元的源极对应的位线（BLn）；其中
在所述第一存储单元源极对应的位线（BLn）上施加低电平，所述第一存储单元漏极所在的位线（BLn+1）上连接用于读取操作的电平，在所述第二存储单元漏极对应的位线（BLn+2）上连接测试电路；
所述测试电路测量得到第二电压值V BLn+2；
通过仿真获得所述第一、第二存储单元的沟道电阻RCell1、RCell2；
通过仿真获得读取所述位线（BLn+1）的电平对应的第一电压值VBLn+1；
通过第一电压值VBLn+1与第二电压值VBLn+2的电压差以及所述第二存储单元的沟道电阻RCell2计算得到流经所述第二存储单元的漏电流即所述第一存储单元被读取时的漏电流Ileak1。
优选地，包括：将所述第一存储单元被读取时的漏电流Ileak1赋值给所述第二存储单元被读取时的漏电流Ileak2，即Ileak2=Ileak1。
优选地，还包括所述第四存储单元的漏极对应的位线（BLn+3）连接电压跟随电路，用于减小读取时第一存储单元读取电平施加侧的漏电流；
控制同时选通上述存储单元之间的位线（BLn+1、BLn+2）和所述第一存储单元的源极对应的位线（BLn），以及所述第四存储单元的漏极对应的位线（BLn+3）。
优选地，所述测试电路具体通过测试设备测量得到第二电压值V BLn+2。
优选地，所述测试设备包括依次相连的前置放大器、高通滤波器、隔离放大器、低通滤波器。
优选地，在所述用于读取操作的电平的产生电路即读取电平产生电路工作前，所述测试设备处于测试开启状态，当所述用于读取操作的电平的产生电路工作时，所述测试设备进行采样并输出至显示装置。
优选地，所述通过仿真获得所述第一存储单元的沟道电阻RCell1步骤具体为：
通过CMOS以及存储阵列中的存储单元的集成电路仿真程序电学模型，仿真设定VBLn+1为一个设定值，根据存储阵列中的存储单元的集成电路仿真程序模型通过集成电路仿真程序仿真工具求得所述第一存储单元的沟道电阻RCell1。
本发明还提供一种检测存储单元漏电流的***，包括存储单元阵列、至少一个低电平产生电路、读取电平产生电路、测试电路、位线选通装置、字线选通装置；
所述读取电平产生电路提供的电压，高于所述低电平产生电路提供的电压；所述低电平产生电路、读取电平产生电路提供电路同步工作；
所述存储单元阵列至少包括依次相邻的且位于存储列阵同一列的第一存储单元、第二存储单元和第三存储单元；
所述字线选通装置选通至少包括依次相邻的且位于存储列阵同一列的第一存储单元、第二存储单元和第三存储单元的字线；
所述位线选通装置同时选通上述存储单元之间的位线（BLn+1、BLn+2）以及所述第一存储单元的源极对应的位线（BLn）；
所述低电平产生电路通过位线选通装置与所述第一存储单元源极对应的位线（BLn）连接；所述读取电平产生电路通过位线选通装置与所述第一存储单元漏极所在的位线（BLn+1）连接；所述测试电路通过位线选通装置与所述第二存储单元漏极对应的位线（BLn+2）连接测量得到第二电压值V BLn+2。
优选地，所述***还包括电压跟随电路，所述电压跟随电路通过位线选通装置与所述第四存储单元的漏极对应的位线（BLn+3）连接；
所述位线选通装置同时选通上述存储单元之间的位线（BLn+1、BLn+2）和所述第一存储单元的源极对应的位线（BLn），以及所述第四存储单元的漏极对应的位线（BLn+3）。
优选地，所述测试电路具体通过测试设备测量得到第二电压值V BLn+2。
优选地，在所述读取电平产生电路工作前，所述测试设备处于测试开启状态，当所述用于读取操作的电平的产生电路时，所述测试设备进行采样并输出至显示装置。
与现有技术相比，本发明具有以下优点：
本发明实施例所述检测存储单元漏电流的方法，至少包括依次相邻的且位于存储列阵同一列的第一存储单元、第二存储单元和第三存储单元，上述存储单元共用同一组字线；同时选通上述存储单元之间的位线BLn+1、BLn+2以及所述第一存储单元的源极对应的位线BLn和所述第四存储单元的漏极对应的位线BLn+3；所述测试电路测量得到第二电压值V BLn+2；通过仿真获得所述第一、第二存储单元的沟道电阻RCell1、RCell2；读取所述第一存储单元漏极所在的位线BLn+1的电平VBLn+1；通过第一电压值VBLn+1与第二电压值VBLn+2的电压差以及所述第二存储单元的沟道电阻RCell2计算得到所述第二存储单元的漏电流Ileak2；将所述第二存储单元的漏电流Ileak2赋值给所述第一存储单元的漏电流Ileak1。本发明提供的检测存储单元漏电流的方法通过同时选通4条相邻条位线，且其中一条作为测试端口，具体通过电压测试设备测量测试端口所连接的位线的电压，并通过计算电压差与存储单元的沟道电阻的比值得到漏电流，是一种具有普遍适用价值的单测试端口存储器阵列漏电流测试方案。从而实现评估存储器阵列的动态漏电流值。
附图说明
图1为现有存储阵列单元信息读取方法读取一个存储单元的示意图；
图2为现有存储阵列单元信息读取时位线电容示意图；
图3为现有技术进行读操作的简单示意图；
图4为本发明实施例所述检测存储单元漏电流的方法流程图；
图5是本发明实施例所述检测存储单元漏电流的***结构图；
图6为本发明实施例所述测试设备的电路图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
参见图4，该图为本发明实施例所述检测存储单元漏电流的方法流程图。
本发明实施例所述检测存储单元漏电流的方法用于检测第一存储单元被读取时的漏电流。
本发明实施例所述检测存储单元漏电流的方法应用于至少包括依次相邻的且位于存储单元阵列同一列的第一存储单元Cell0、第二存储单元Cell1和第三存储单元Cell2，上述存储单元共用同一组字线。
本发明实施例所述检测存储单元漏电流的方法，包括：
S100、同时选通第一存储单元Cell0、第二存储单元Cell1和第三存储单元Cell2之间的位线（BLn+1、BLn+2）以及所述第一存储单元Cell0的源极对应的位线（BLn）和所述第四存储单元Cell3的漏极对应的位线（BLn+3）。
其中，在所述第一存储单元Cell0源极对应的位线BLn上施加低电平，所述第一存储单元Cell0漏极所在的位线BLn+1上连接用于读取操作的电平，在所述第二存储单元Cell1漏极对应的位线BLn+2上连接测试电路。
S200、测试电路测量得到第二电压值V BLn+2。
所述测试电路具体可以通过测试设备测量得到第二电压值V BLn+2。
参见图6，所述测试设备包括依次相连的前置放大器、高通滤波器、隔离放大器、低通滤波器。前置放大器可采用集成电路芯片AD620，INA118等。滤波器可采用双运算放大器和电阻的结构。隔离放大器采用高增益高带宽的放大器。所述测试设备采用该电路做电压传输电路，有低噪声、高输入阻抗、合适的通频带、电气隔离和保护等优点。
在所述用于读取操作的电平的产生电路即读取电平产生电路工作前，所述测试设备处于测试开启状态，当所述用于读取操作的电平的产生电路工作时，所述测试设备进行采样并输出至显示装置。显示装置具体可以为示波器等装置。
S300、通过仿真获得所述第一、第二存储单元Cell1、Cell2的沟道电阻RCell1、RCell2。
所述通过仿真获得所述第一存储单元Cell0的沟道电阻RCell1具体包括以下步骤：
通过CMOS（Complementary Metal Oxide Semiconductor，互补金属氧化物半导体）以及存储阵列中的存储单元Cell的spice（Simulation Program withIntegrated Circuit Emphasis，集成电路仿真程序）电学模型，仿真设定VBLn+1为一个设置值（所述设定值为经验值一般可以设定为1v左右），根据存储阵列中的存储单元Cell的spice模型通过spice仿真工具即可求得所述第一存储单元Cell0的沟道电阻RCell0。
同理可求得第二存储单元Cell1的沟道电阻RCell2。
通过CMOS（Complementary Metal Oxide Semiconductor，互补金属氧化物半导体）以及存储阵列中的存储单元Cell的spice（Simulation Program withIntegrated Circuit Emphasis，集成电路仿真程序）电学模型，仿真设定VBLn+2为一个设定值（所述设定值为经验值一般可以为1v左右），根据存储阵列中的存储单元Cell的spice模型通过spice仿真工具即可求得所述第二存储单元Cell1的沟道电阻RCell1。
S400、通过仿真获得读取所述位线（BLn+1）的电平对应的第一电压值VBLn+1。
同理仿真可求得第一电压值VBLn+1。
通过CMOS（Complementary Metal Oxide Semiconductor，互补金属氧化物半导体）以及存储阵列中的存储单元Cell的spice（Simulation Program withIntegrated Circuit Emphasis，集成电路仿真程序）电学模型，仿真设定VBLn+1为一个设定值（所述设定值为经验值一般可以为1v左右），根据存储阵列中的存储单元Cell的spice模型通过spice仿真工具即可求得所述位线（BLn+1）的电平对应的第一电压值VBLn+1。
S500、通过第一电压值VBLn+1与第二电压值VBLn+2的电压差以及所述第二存储单元Cell1的沟道电阻RCell1计算得到流经所述第二存储单元Cell1的漏电流Ileak1即所述第一存储单元被读取时的漏电流。
所述计算公式为：漏电流Ileak1=第一电压值VBLn+1与第二电压值VBLn+2的电压差/存储单元的沟道电阻RCell2。
为了获得第二存储单元被读取时的漏电流，所述方法可以包括：
S600、将所述第一存储单元被读取时的的漏电流Ileak1赋值给所述第二存储单元被读取时的漏电流Ileak2。即Ileak2=Ileak1。
由于位线BLn与位线BLn+1之间的第一存储单元Cell0被读取时的漏电流Ileak1约等于位线BLn+1与位线BLn+2之间的第二存储单元Cell1的漏电流Ileak2。因此，可以将所述第二存储单元Cell1被读取时的漏电流Ileak2通过赋值所述第一存储单元Cell被读取时的漏电流Ileak1获得，得到所述第二存储单元Cell1被读取时的漏电流Ileak2。
本发明提供的检测存储单元漏电流的方法具体可以通过同时选通4条相邻条位线，且其中一条作为测试端口，具体通过电压测试设备测量测试端口所连接的位线的电压，并通过计算电压差与存储单元的沟道电阻的比值得到漏电流，实现评估存储器阵列的动态漏电流值。本发明提供的检测存储单元漏电流的方法是一种具有普遍适用价值的单测试端口存储器阵列漏电流测试方案。
参见图5，在本方案中，测试端位线（BLn+2）在被读取的位线（BLn+1）的右侧，测试设备探测测试端A所在位线（BLn+2）的电压值VBLn+2，由于Flash Cell的沟道电阻RCell和读取位线（BLn+1）的电平，VBLn+1可以通过仿真等手段获得。流经位线BLn+1与BLn+2之间的存储单元cell2的漏电流Ileak1可以通过VBLn+1与VBLn+2的电压差和第二存储单元Cell1沟道电阻RCell2计算获得。而位线BLn与BLn+1之间的第一存储单元Cell0被读取时的漏电流Ileak1就是流经存储单元cell2的漏电流Ileak1。因此通过测试BLn+2的电压值VBLn+2就可以准确判断Ileak1的大小。
本发明提供的检测存储单元漏电流的方法在所述第四存储单元的漏极对应的位线（BLn+3）可以连接有电压跟随电路，所述电压跟随电路主要为了防止读取时高电平信号A（图5所示A点为高电平信号）产生的电流流过后续的第二存储单元Cell1和第三存储单元Cell3等。所述电压跟随电路用于减小读取时第一存储单元Cell0读取电平施加侧的漏电流（即第一存储单元Cell0被读取时的漏电流）。
本发明提供的检测存储单元漏电流的方法在所述第四存储单元的漏极对应的位线BLn+3连接有电压跟随电路时，需要控制同时选通第一存储单元Cell0、第二存储单元Cell1和第三存储单元Cell2之间的位线BLn+1、BLn+2和所述第一存储单元Cell0的源极对应的位线BLn，以及所述第四存储单元Cell3的漏极对应的位线BLn+3。
参见图5，该图为本发明实施例所述检测存储单元漏电流的***结构图。
一种检测存储单元漏电流的***包括存储单元阵列、至少一个低电平产生电路、读取电平产生电路、测试电路、位线选通装置、字线选通装置。（图5中未示出）
所述读取电平产生电路提供的电压，高于所述低电平产生电路提供的电压；所述低电平产生电路、读取电平产生电路提供电路同步工作；
所述存储单元阵列至少包括依次相邻的且位于存储列阵同一列的第一存储单元Cell0、第二存储单元Cell1和第三存储单元Cell2。
所述字线选通装置选通至少包括依次相邻的且位于存储列阵同一列的第一存储单元Cell0、第二存储单元Cell1和第三存储单元的字线Cell2；
所述位线选通装置（根据位线选通控制信号）同时选通上述存储单元——第一存储单元Cell0、第二存储单元Cell1和第三存储单元的字线Cell3之间的位线（BLn+1、BLn+2）以及所述第一存储单元Cell0的源极对应的位线（BLn）；
所述低电平产生电路通过位线选通装置与所述第一存储单元Cell0源极对应的位线（BLn）连接；所述读取电平产生电路通过位线选通装置与所述第一存储单元Cell0漏极所在的位线（BLn+1）连接；所述测试电路通过位线选通装置与所述第二存储单元Cell1漏极对应的位线（BLn+2）连接测量得到第二电压值V BLn+2。
如前文所述通过仿真获得所述第一、第二存储单元Cell1、Cell2的沟道电阻RCell1、RCell2。
如前文所述通过仿真获得读取所述位线（BLn+1）的电平对应的第一电压值VBLn+1。
安装计算公式计算获得流经所述第二存储单元Cell1的漏电流Ileak1即所述第一存储单元被读取时的漏电流Ileak1。
计算公式为：漏电流Ileak1=第一电压值VBLn+1与第二电压值VBLn+2的电压差/存储单元的沟道电阻RCell2。
本发明实施例所述***通过同时选通4条相邻条位线，且其中一条作为测试端口，具体通过电压测试设备测量测试端口所连接的位线的电压，并通过计算电压差与存储单元的沟道电阻的比值得到漏电流，实现评估存储器阵列的动态漏电流值。本发明提供的检测存储单元漏电流的***是一种具有普遍适用价值的单测试端口存储器阵列漏电流测试方案。
由于位线BLn与位线BLn+1之间的第一存储单元Cell0被读取时的漏电流Ileak1约等于位线BLn+1与位线BLn+2之间的第二存储单元Cell1的漏电流Ileak2。因此，可以将所述第二存储单元Cell1被读取时的漏电流Ileak2通过赋值所述第一存储单元Cell被读取时的漏电流Ileak1获得，得到所述第二存储单元Cell1被读取时的漏电流Ileak2。
为了防止读取时高电平信号A（图5所示A点为高电平信号）产生的电流流过后续的第二存储单元Cell1和第三存储单元Cell3等。本发明实施例所述***还包括电压跟随电路，所述电压跟随电路通过位线选通装置与所述第四存储单元的漏极对应的位线（BLn+3）连接。
所述电压跟随电路用于减小读取时第一存储单元Cell0读取电平施加侧的漏电流（即第一存储单元Cell0被读取时的漏电流）。
同前文所述，所述测试电路具体通过测试设备测量（参见图6）得到第二电压值V BLn+2。
在所述读取电平产生电路工作前，所述测试设备处于测试开启状态，当所述用于读取操作的电平的产生电路时，所述测试设备进行采样并输出至显示装置（如示波器等）。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (11)
1.一种检测存储单元漏电流的方法，其特征在于，应用于至少包括依次相邻的且位于存储单元阵列同一列的第一存储单元、第二存储单元和第三存储单元，上述存储单元共用同一组字线；
所述方法包括以下步骤：
同时选通上述存储单元之间的位线（BLn+1、BLn+2）以及所述第一存储单元的源极对应的位线（BLn）；其中，
在所述第一存储单元源极对应的位线（BLn）上施加低电平，所述第一存储单元漏极所在的位线（BLn+1）上连接用于读取操作的电平，在所述第二存储单元漏极对应的位线（BLn+2）上连接测试电路；
所述测试电路测量得到第二电压值V BLn+2；
通过仿真获得所述第一、第二存储单元的沟道电阻RCell1、RCell2；
通过仿真获得读取所述位线（BLn+1）的电平对应的第一电压值VBLn+1；
通过第一电压值VBLn+1与第二电压值VBLn+2的电压差以及所述第二存储单元的沟道电阻RCell2计算得到流经所述第二存储单元的漏电流即所述第一存储单元被读取时的漏电流Ileak1。
2.根据权利要求1所述的方法，其特征在于，包括：
将所述第一存储单元被读取时的漏电流Ileak1赋值给所述第二存储单元被读取时的漏电流Ileak2，即Ileak2=Ileak1。
3.根据权利要求1或2所述的方法，其特征在于，所述存储阵列还包括与所述第三存储单元相邻的第四存储单元，还包括所述第四存储单元的漏极对应的位线（BLn+3）连接的电压跟随电路，用于减小读取时第一存储单元读取电平施加侧的漏电流；
控制同时选通上述存储单元之间的位线（BLn+1、BLn+2）和所述第一存储单元的源极对应的位线（BLn），以及所述第四存储单元的漏极对应的位线（BLn+3）。
4.根据权利要求3所述的方法，其特征在于，所述测试电路具体通过测试设备测量得到第二电压值V BLn+2。
5.根据权利要求4所述的方法，其特征在于，所述测试设备包括依次相连的前置放大器、高通滤波器、隔离放大器、低通滤波器。
6.根据权利要求5所述的方法，其特征在于，在用于读取操作的电平的产生电路即读取电平产生电路工作前，所述测试设备处于测试开启状态，当所述用于读取操作的电平的产生电路工作时，所述测试设备进行采样并输出至显示装置。
7.根据权利要求1所述的方法，其特征在于，所述通过仿真获得所述第一存储单元的沟道电阻RCell1步骤具体为：
通过CMOS以及存储阵列中的存储单元的集成电路仿真程序电学模型，仿真设定VBLn+1为一个设定值，根据存储阵列中的存储单元的集成电路仿真程序模型通过集成电路仿真程序仿真工具求得所述第一存储单元的沟道电阻RCell1。
8.一种检测存储单元漏电流的***，其特征在于，
包括存储单元阵列、至少一个低电平产生电路、读取电平产生电路、测试电路、位线选通装置、字线选通装置；
所述读取电平产生电路提供的电压，高于所述低电平产生电路提供的电压；所述低电平产生电路、读取电平产生电路提供电路同步工作；
所述存储单元阵列至少包括依次相邻的且位于存储列阵同一列的第一存储单元、第二存储单元和第三存储单元；
所述字线选通装置选通至少包括依次相邻的且位于存储列阵同一列的第一存储单元、第二存储单元和第三存储单元的字线；
所述位线选通装置同时选通上述存储单元之间的位线（BLn+1、BLn+2）以及所述第一存储单元的源极对应的位线（BLn）；
所述低电平产生电路通过位线选通装置与所述第一存储单元源极对应的位线（BLn）连接；所述读取电平产生电路通过位线选通装置与所述第一存储单元漏极所在的位线（BLn+1）连接；所述测试电路通过位线选通装置与所述第二存储单元漏极对应的位线（BLn+2）连接测量得到第二电压值V BLn+2。
9.根据权利要求8所述的***，其特征在于，所述存储单元阵列还包括与所述第三存储单元相邻的第四存储单元，所述***还包括电压跟随电路，所述电压跟随电路通过位线选通装置与所述第四存储单元的漏极对应的位线（BLn+3）连接；
所述位线选通装置同时选通上述存储单元之间的位线（BLn+1、BLn+2）和所述第一存储单元的源极对应的位线（BLn），以及所述第四存储单元的漏极对应的位线（BLn+3）。
10.根据权利要求8所述的***，其特征在于，所述测试电路具体通过测试设备测量得到第二电压值V BLn+2。
11.根据权利要求10所述的***，其特征在于，在所述读取电平产生电路工作前，所述测试设备处于测试开启状态，当所述读取电平产生电路工作时，所述测试设备进行采样并输出至显示装置。
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