CN102420115A - 一种减小半导体器件中交叠电容的方法 - Google Patents
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Abstract
本发明一般涉及一种半导体制备技术领域，更确切的说，本发明涉及一种利用多晶硅栅的制备工艺中减小半导体器件中交叠电容的方法。本发明基于在不过多的改变已有制程工序的前提下，通过在栅极的制备工艺步骤中，改进多晶硅栅极的刻蚀工艺方法，来有效的改善CMOS器件的寄生的交叠电容。先进行第一步刻蚀工艺，在厚度上部分刻蚀所述多晶硅层，形成栅极的同时还保留有多晶硅层的残留部分；再进行第二步刻蚀工艺，刻蚀掉残留部分并形成凹陷于栅极的底部侧壁的横向凹槽，并且该横向凹槽有助于改善CMOS器件的寄生交叠电容。
Description
技术领域
本发明一般涉及一种半导体制备技术领域，更确切的说，本发明涉及一种利用多晶硅栅的制备工艺中减小半导体器件中交叠电容的方法。
背景技术
在半导体器件的制备工艺过程中，芯片是批量进行处理的，在同一晶圆上形成大量复杂器件。随着超大规模集成电路的迅速发展，在芯片的集成度越来越高的同时，芯片尺寸也愈来愈小，以致器件的高密度、小尺寸而导致的各种效应也日益明显。
其中，寄生的交叠电容（Overlap capacitance）效应会带来不利的负面影响，例如会引起电路反应速度的降低，或是降低放大器的放大系数等。因此，如何降低交叠电容是在芯片制备工艺中需要我们竭力克服的问题之一。上述问题同样是存在于互补金属氧化物半导体（CMOS）器件的工艺处理过程中，由于源漏轻掺杂工艺中注入的离子产生横向扩散后，横向扩散会导致其与栅极交叠形成寄生电容。
例如在图1所示的晶体管100中，源区102、漏区103形成在硅衬底上的外延层中，栅极101通过栅氧化物层104与下方的沟道区隔离，图中所示，轻扩散源区102'、轻扩散漏区103'与栅极101在横向上有所交叠。具体而言，轻扩散源区102'、轻扩散漏区103'其实是进行轻掺杂所构成的轻掺杂漏区（LDD，Lightly Doped Drain）横向扩散所造成的，轻扩散源区102'、轻扩散漏区103'横向扩散至栅极101下方，以致栅极101的两侧分别与轻扩散源区102'、轻扩散漏区103'分别有宽度为W1、W2的交叠部分，栅极101两侧的宽度为W1、W2的交叠部分就与轻扩散源区102'、轻扩散漏区103'形成寄生的交叠电容。而实际上，后续对源区102、漏区103所注入的离子实施热退火也会出现杂质离子扩散至栅极101下方的情况。
本发明正是基于在不过多的改变已有制程工序的前提下，通过在栅极的制备工艺步骤中，改进多晶硅栅极的刻蚀工艺方法，来有效的改善CMOS器件的寄生的交叠电容。例如，在刻蚀多晶硅的过程中，首先进行第一步刻蚀工艺，在厚度上部分刻蚀所述多晶硅层，形成栅极的同时还保留有多晶硅层的残留部分（多晶硅保留层）；再进行第二步刻蚀工艺，刻蚀掉残留部分（多晶硅保留层）并形成凹陷于栅极的底部侧壁的横向凹槽。
发明内容
鉴于上述问题，本发明提供一种减小半导体器件中交叠电容的方法，包括以下步骤：
于一半导体器件所包含的栅氧化物层上沉积一多晶硅层；
利用一辅助介质层进行光刻工艺以在所述多晶硅层上形成栅极图案，其中，栅极图案作为掩膜；以及
进行第一步刻蚀工艺，在厚度上部分刻蚀所述多晶硅层，形成一上部栅极并同时形成位于栅氧化物层上所述多晶硅层的未被刻蚀掉的一多晶硅保留层；
进行第二步刻蚀工艺，刻蚀掉所述多晶硅保留层并形成位于上部栅极下方的一下部栅极，同时形成凹陷于下部栅极侧壁的横向凹槽；
其中，上部栅极和下部栅极共同构成所述半导体器件的栅极。
上述的方法，进一步在半导体器件所包含的并位于栅氧化物层下方的阱区的表层附近进行离子轻掺杂植入以形成轻掺杂漏、源区；以及
利用无掺杂的硅玻璃形成环绕在所述栅极侧壁的侧壁隔离层，之后进行源区、漏区的离子植入。
上述的方法，在形成侧壁隔离层过程中，部分无掺杂的硅玻璃填充在所述横向凹槽中并成为侧壁隔离层的一部分。
上述的方法，在所述半导体器件中，所述横向凹槽用于减小栅极在横向上与轻掺杂漏、源区的交叠部分，以进一步减小栅极与轻掺杂漏、源区之间寄生的交叠电容。
上述的方法，进行第二步刻蚀工艺所形成的所述横向凹槽的横向深度为2纳米。
上述的方法，第二步刻蚀工艺利用干法刻蚀的过刻蚀工艺法实现。
上述的方法，所述半导体器件为一互补金属氧化物半导体CMOS器件。
本领域的技术人员阅读以下较佳实施例的详细说明，并参照附图之后，本发明的这些和其他方面的优势无疑将显而易见。
附图说明
参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
图1是背景技术中金属氧化物半导体器件形成交叠电容的结构示意图。
图2是依据本发明所提供的方法所制备的互补金属氧化物半导体CMOS器件的栅极的结构示意图。
图3A-3K是本发明制备互补金属氧化物半导体CMOS器件的带有横向凹槽的栅极的方法流程示意图。
具体实施方式
参见图2所示，在互补金属氧化物半导体器件200中，NMOS器件或PMOS器件形成在硅衬底上的外延层中，其中，半导体器件200的有源区如源区202、漏区203通过有源区周围的浅沟槽隔离结构（STI，Shallow trench isolation）与其他结构进行隔离。栅氧化物层204位于栅极201与沟道区之间，并且半导体器件200的栅极201的侧壁上还环绕有侧墙隔离层（Spacer）206。其中，源区202、漏区203分别通过导电层207结构与互连通孔209内部填充的金属电性接触，而栅极201通过导电层205与未示意出的互连通孔内部填充的金属电性接触。导电层205、207可选择先沉积镍层再进行快速热合金处理而形成NiSi，导电层205用于将栅极201电性导出，导电层207用于将源区202、漏区203分别电性导出，互连通孔209内部的典型填充物为钨。
图2中，半导体器件200为采用65纳米的CMOS工艺制备互补金属氧化物半导体器件。其中，覆盖CMOS器件并起到绝缘和物理保护作用的介电层208一般采用磷硅玻璃（PSG），互连通孔209位于介电层208中。
针对图2而言，在半导体器件200中，所包含的源区202、漏区203形成在硅衬底上的外延层中，栅极201通过栅氧化物层204与栅氧化物层204下方的沟道区进行隔离，图2中所示，轻掺杂源区202'、轻掺杂漏区203'是轻掺杂工艺所构成的轻掺杂漏区（LDD）横向扩散所造成的，尤其是在后续的退火步骤中容易向栅极201下方扩散。依图中所示，轻掺杂源区202'、轻掺杂漏区203'横向扩散至栅极201下方，所以栅极201的两侧分别与轻掺杂源区202'、轻掺杂漏区203'在横向上产生交叠部分，栅极201两侧与轻掺杂源区202'、轻掺杂散漏区203'横向上的交叠部分就分别与轻掺杂源区202'、轻掺杂漏区203'形成寄生的交叠电容。进一步而言，对源区202、漏区203所注入的离子实施热退火也会出现杂质离子扩散到栅极201下方。尽管如此，由于栅极201的两侧分别形成有凹陷于栅极201的底部侧壁的横向凹槽210a、210b，所以，横向凹槽210a、210b减小了栅极201在横向上与轻掺杂源区202'、轻掺杂漏区203'的交叠部分，以进一步减小栅极201与轻掺杂源区202'、轻掺杂漏区203'之间寄生的交叠电容。
如此，为了获得图2所示的器件结构，图3A-3K展示了在图2的半导体器件的栅极201上形成凹陷于栅极201的底部侧壁的横向凹槽210a、210b的制备流程。图3A中，在硅片衬底（根据需要选择P型或N型）301上生长有外延层302，并在外延层302中形成有阱区（根据需要选择P型或N型）303，在阱区303与其他未示出的阱区的接触面附近形成有浅沟槽隔离结构STI，在阱区303中形成有起掺杂物调节作用的掺杂层304，在掺杂层304上方覆盖有栅氧化物层305。起始，进一步在栅氧化物物层305、浅沟槽隔离结构上方沉积一层为制作多晶硅栅的多晶硅层306。如图3B所示，为了对多晶硅层306进行刻蚀，还在多晶硅层306上方覆盖有一层辅助介质层，如光刻胶307。在图3B-3C所示流程中，光刻胶307进行曝光显影之后，仅仅保留栅极图案307'部分，栅极图案307'源于进行光刻工艺后光刻胶307予以保留的部分。其中，在多晶硅层306上形成栅极图案307'后，利用栅极图案307'作为掩膜对多晶硅层306进行刻蚀。
如图3D所示，作为掩膜的栅极图案307'的作用在于仅保留位于栅氧化物层305上方的作为多晶硅栅的部分多晶硅。具体而言，先进行第一步刻蚀工艺，在厚度上部分刻蚀多晶硅层306，也即第一步刻蚀并不将多晶硅306的完全刻蚀掉，仅仅是在厚度（或高度）上部分刻蚀多晶硅层306并保留一部分残留层。为了便于理解，如图3D，例如，栅氧化物层305与栅极图案307'间的多晶硅306的厚度原本为D，第一步刻蚀工艺中在厚度上部分刻蚀多晶硅层306之后，仅仅是蚀掉厚度为H的多晶硅，并最终形成半导体器件的上部栅极306a，同时形成位于栅氧化物层305上多晶硅层306的未被刻蚀掉的一多晶硅保留层306b，图3D中多晶硅保留层306b即是第一步刻蚀工艺后多晶硅层306未完全刻蚀掉而有意残留的部分多晶硅。
如图3E所示，经过上述步骤后，再进行第二步刻蚀工艺，栅极图案307'仍然是作为掩膜，对多晶硅保留层306b进行刻蚀并形成位于上部栅极306a下方的下部栅极306c，下部栅极306c其实是多晶硅保留层306b被掩膜覆盖而未被刻蚀掉的一部分。由于第二步刻蚀工艺利用干法刻蚀的过刻蚀工艺法实现，则第二步刻蚀工艺中下部栅极306c的侧壁被刻蚀出凹陷于其侧壁的横向凹槽308a、308b，过刻蚀工艺采用不同于第一步刻蚀工艺的多晶硅/二氧化硅的选择比。例如在过刻蚀工艺中，刻蚀工艺条件经过优化并且加长刻蚀时间，一种实施方式中，采用700W至900W的刻蚀功率，70V至100V的低偏压，60mt至90mt的高腔室压力，150sccm至200sccm的大流量的HBr气体，并且为了更灵活的调节聚合物的多少，本实施例还通入了7sccm至10sccm的高氧气流量，以及15s至40s的过刻蚀时间。在一个优选实施方式中，采用800W的刻蚀功率，80V的低偏压80mt的高腔室压力，200sccm的大流量的HBr气体，8sccm的高氧气流量，以及20s的过刻蚀时间，以及其他现有技术中刻蚀工艺所必要的工艺控制手段，之后，获得所述的横向凹槽308a、308b的横向深度约为2纳米，最后移除作为掩膜的栅极图案307'，其中，上部栅极306a和下部栅极306c共同构成一种半导体器件（类似图2中半导体器件200）的栅极320。值得一提的是，横向凹槽308a、308b的横向深度依据过刻蚀的控制条件可以进行调节，所述约为2纳米的深度（或是其他刻意选取的深度）只是在上述刻蚀条件下的一种选取的优选实施方式，刻蚀条件的改变，其深度随之发生变化。因此，尽管为了解释说明，但是本领域的任何技术人员都应该理解基于刻蚀细节的多种变化和修正都属本发明的范围。所以，本发明的典型实施例的提出或具体数据的披露，对于请求保护的发明没有任何一般性的损失，而且不附加任何限制。
如图3F所示，完成横向凹槽308a、308b的横向刻蚀后，在阱区303中进行LDD（Lightly Doped Drain）离子注入工艺，如在栅氧化物层305下方的阱区303的表层附近进行离子轻掺杂植入，形成图3F中植入在掺杂层304中的轻掺杂漏区309b、源区309a。然后沉积一层无掺杂的硅玻璃（USG，undoped silicon glass）310覆盖栅氧化物层305、栅极320及浅沟槽隔离结构STI，无掺杂的硅玻璃310通常是O3与正硅酸乙酯TEOS在化学气相沉积工艺下生成的没有掺杂的二氧化硅，如图3G所示。之后，再如图3H所示，回刻蚀所述无掺杂的硅玻璃310，形成侧壁隔离层（Spacer）310'，在图3G-图3H形成侧壁隔离层310'过程中，部分无掺杂的硅玻璃填充在横向凹槽308a、308b中并成为侧壁隔离层310'的一部分。可见，横向凹槽308a、308b减小了栅极320在横向上与轻掺杂漏区309b、源区309a的交叠部分，从而减小栅极320与轻掺杂漏区309b、源区309a之间寄生的交叠电容（Overlap capacitance），这个有益的结果正是我们所期望的。简言之，在栅极320中，上部栅极306a是第一步刻蚀工艺中刻蚀多晶硅层306所形成的，其高度或厚度与刻蚀掉的厚度为H的多晶硅相同；下部栅极306b是第二步刻蚀工艺中刻蚀多晶硅保留层306b所形成的，下部栅极306c与多晶硅保留层306b的厚度相同（即为厚度D减去厚度H）。
参见图3I-3K所示，完成上述步骤后，执行源区311a、漏区311b的离子植入，并进行快速热退火工艺，源区311a、漏区311b直接接触轻掺杂漏区309b、源区309a。之后刻蚀栅氧化物层305，如图3J中，仅保留图中示出的栅氧化物层305'部分，栅氧化物层305'隔离栅极320与沟道区。参见图3K，再沉积一层金属层如镍覆盖并接触源区311a、漏区311b以及栅极320，然后进行快速热合金工艺（Rapid thermal alloy），以产生分别接触栅极320、源区311a、漏区311b的镍硅化物的导电层311，导电层311分别将栅极320、源区311a、漏区311b电性导出。一种实施方式中，P型外延层302生长在P型衬底301上，P型阱区303形成在P型外延层302中，掺杂层304注入在P型阱区303中，N型LDD的轻掺杂漏区309b、源区309a形成在掺杂层304中，并位于阱区303的表层附近，最终获得的器件结构与图2中的半导体器件并无差异。
通过说明和附图，给出了具体实施方式的特定结构的典型实施例，例如，本案是以CMOS器件进行阐述，基于本发明精神，芯片还可作其他类型的转换。尽管上述发明提出了现有的较佳实施例，然而，这些内容并不作为局限。
对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。
Claims (7)
1.一种减小半导体器件中交叠电容的方法，其特征在于，包括以下步骤：
于一半导体器件所包含的栅氧化物层上沉积一多晶硅层；
利用一辅助介质层进行光刻工艺以在所述多晶硅层上形成栅极图案，其中，栅极图案作为掩膜；以及
进行第一步刻蚀工艺，在厚度上部分刻蚀所述多晶硅层，形成一上部栅极并同时形成位于栅氧化物层上所述多晶硅层的未被刻蚀掉的一多晶硅保留层；
进行第二步刻蚀工艺，刻蚀掉所述多晶硅保留层并形成位于上部栅极下方的一下部栅极，同时形成凹陷于下部栅极侧壁的横向凹槽；
其中，上部栅极和下部栅极共同构成所述半导体器件的栅极。
2.如权利要求1所述的方法，其特征在于，进一步在半导体器件所包含的并位于栅氧化物层下方的阱区的表层附近进行离子轻掺杂植入以形成轻掺杂漏、源区；以及
利用无掺杂的硅玻璃形成环绕在所述栅极侧壁的侧壁隔离层，之后进行源区、漏区的离子植入。
3.如权利要求2所述的方法，其特征在于，在形成侧壁隔离层过程中，部分无掺杂的硅玻璃填充在所述横向凹槽中并成为侧壁隔离层的一部分。
4.如权利要求2所述的方法，其特征在于，在所述半导体器件中，所述横向凹槽用于减小栅极在横向上与轻掺杂漏、源区的交叠部分，以进一步减小栅极与轻掺杂漏、源区之间寄生的交叠电容。
5.如权利要求1所述的方法，其特征在于，进行第二步刻蚀工艺所形成的所述横向凹槽的横向深度为2纳米。
6.如权利要求1所述的方法，其特征在于，第二步刻蚀工艺利用干法刻蚀的过刻蚀工艺法实现。
7.如权利要求1所述的方法，其特征在于，所述半导体器件为一互补金属氧化物半导体CMOS器件。
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| Application Number | Priority Date | Filing Date | Title |
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| CN102420115A true CN102420115A (zh) | 2012-04-18 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN 201110078449 Active CN102420115B (zh) | 2011-03-30 | 2011-03-30 | 一种减小半导体器件中交叠电容的方法 |
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| CN (1) | CN102420115B (zh) |
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