CN102412806B - 基于逻辑电路的Farrow滤波器及其实现方法 - Google Patents
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Abstract
本发明公开了一种基于逻辑电路的Farrow滤波器及其实现方法，该滤波器包括：选通开关，用于根据配置的输入数据采样速率与输出数据采样速率的比例关系，控制Farrow滤波器的工作模式；插值滤波装置，用于在选通开关的控制下，对输入数据进行插值滤波，并在插值滤波的过程中，按照第一设定位宽对中间数据进行截位操作，得到第一类定点数据；抽取滤波装置，用于在选通开关的控制下，对输入数据进行抽取滤波，并在抽取滤波的过程中，按照第二设定位宽对中间数据进行截位操作，得到第二类定点数据。本发明解决了现有Farrow滤波器硬件架构不够灵活，不支持在线配置速率的问题，并通过对中间数据的截位操作减少了硬件的资源占用。
Description
技术领域
本发明涉及通信领域，具体而言，涉及一种基于逻辑电路的Farrow滤波器及其实现方法。
背景技术
Farrow滤波器最大的特点是能够利用一组固定系数实现信号任意采样速率的变换。它的理论基础基于连续时间模型，如图1所示。
Farrow滤波器的作用就是将图1的过程完全在数字域实现：1)使用理想DAC和模拟滤波器ha(t)将数字信号x(k)恢复为准原始信号ya(t)；2)对ya(t)进行重采样得到速率变换后的数字信号y(l)。滤波器ha(t)的性能决定输出信号的时域和频域质量。
这种模拟过程的数字化完全可以由数学理论推导和证明，分别可以得到插值和抽取两种情况下Farrow滤波器的数学模型。根据数学模型可以得到最抽象的逻辑硬件实现模型。
1、插值情况下
时间系数μl表示当前输出样本与之前最近的输入样本之间的时间间隔，并对输入采样周期Tin归一化，如图2所示。
Farrow滤波器的插值结构如图3所示。每个输出样本y(l)的计算对应一组输入样本，这组输入样本经过M+1个子滤波器Ci(z)滤波，输出的vm(nl)分别与(2μl-1)m相乘并累加即可得到重采样后的输出样本。子滤波器全部工作在输入采样速率下，vm(nl)与(2μl-1)m的乘法运算工作在输出采样速率下。
2、抽取情况下
时间系数μk表示当前输入样本与之前最近的输出样本之间的时间间隔，并对输出采样周期Tout归一化。Farrow滤波器的抽取结构如图4所示。每个输出样本y(l)的计算对应一组输入样本，每个样本与各自对应的(2μk-1)m相乘后，利用索引上下限将这组数据进行分段累加，即在每个输出采样周期，累加器将计算好的一组数据(即输入样本)送入子滤波器Ci(z)，子滤波器输出结果相加即得到抽取后的输出样本y(l)。该结构中，输入样本与(2μk-1)m的乘法运算和累加器运算工作在输入采样速率下，子滤波器全部工作在输出采样速率下。
Farrow滤波器用来做分数延时的时候，不改变信号采样速率，其数学模型和逻辑实现框图可以视为插值情况下的一个特例。
前面的背景描述为Farrow滤波器的数学模型以及对应的软件实现流程，这在很多公开的技术资料上均有研究和分析。目前关于Farrow滤波器的研究大多集中于如何寻找更优的滤波器组Ci(z)以更好地满足某个或某些信号处理应用场景下对时域和频域的性能要求。
Farrow滤波器一般分为软件和逻辑硬件两种实现方式。软件实现即在数字信号处理器(Digital Signal Processor，简称DSP)等处理器芯片里面使用软件程序进行浮点计算和实现，这适合于非实时计算或者数据采样速率很低时候的实时计算。软件实现可以全浮点进行，完全使用Farrow滤波器的数学模型进行计算即可。
实时的中频信号的Farrow滤波器处理适合使用定点化的逻辑电路实现，此时数据采样速率高，DSP处理器很难负担这么大的运算量。但是目前还没有关于Farrow滤波器的定点逻辑电路实现方式。
针对相关技术中现有Farrow滤波器硬件架构不够灵活，不支持在线配置速率的问题，目前尚未提出有效的解决方案。
发明内容
针对上述现有Farrow滤波器硬件架构不够灵活，不支持在线配置速率的问题，本发明提供了一种基于逻辑电路的Farrow滤波器及其实现方法，以至少解决上述问题。
根据本发明的一个方面，提供了一种基于逻辑电路的Farrow滤波器，包括：选通开关，用于根据配置的输入数据采样速率与输出数据采样速率的比例关系，控制Farrow滤波器的工作模式；插值滤波装置，用于在选通开关的控制下，对输入数据进行插值滤波，并在插值滤波的过程中，按照第一设定位宽对中间数据进行截位操作，得到第一类定点数据；抽取滤波装置，用于在选通开关的控制下，对输入数据进行抽取滤波，并在抽取滤波的过程中，按照第二设定位宽对中间数据进行截位操作，得到第二类定点数据。
优选地，插值滤波装置与抽取滤波装置共用一组子滤波器，该子滤波器支持系数在线配置功能。
优选地，插值滤波装置包括一组子滤波器、一组乘法器和一组加法器；其中，一组乘法器的每个乘法器连接有一个乘法截位器，该乘法截位器用于按照第一设定位宽对上述乘法器的输出结果进行截位操作，得到第一类定点数据。
优选地，每个乘法器接收的时间系数为uiv＝2*ui-I，其中，ui＝μi*I，μi＝mod(D*l，I)/I，I为设定的差值倍数，D为设定的抽取倍数；l为输出时钟域的数据索引；mod( )为取余计算。
优选地，上述一组子滤波器中的每个子滤波器的系数cm′(n)采用下述公式确定：其中，M为所述一组子滤波器系数的量化位宽，cm(n)为第m个子滤波器的归一化浮点系数；n是序列编号，n＝0，1，......，N-1；N为序列长度；m为大于等于0的整数；round( )为四舍五入计算；NI为第一设定位宽，上述一组加法器与数据输出端之间设置有一个加法截位器，该加法截位器用于截去由一组加法器运算的结果的低M位。
优选地，上述Farrow滤波器还包括第一逻辑硬件***，该第一逻辑硬件***包括：第一复位器，用于对第一逻辑硬件***进行复位，将uiv、rd_flag和临时变量t复位为初始值，其中，rd_flag为时钟域转换读地址标识；第一变量处理器，用于在每个输出时钟到来时，设置t＝t+D，并判断t是否大于I，如果是，设置t＝t-I，并将rd_flag加1，如果否，t和rd_flag不变；第一时间系数生成器，用于设置每个输出时钟对应的所述时间系数uiv＝2*t-I。
优选地，抽取滤波装置包括一组子滤波器、一组乘法器、一组累加器和一组加法器；其中，上述一组乘法器的每个乘法器连接有一个乘法截位器，该乘法截位器用于按照第二设定位宽对乘法器的输出结果进行截位操作，并将截位后的数据输入对应的累加器；每个累加器与子滤波器之间设置有一个累加截位器，累加截位器用于对累加器输出的结果进行截位操作，得到第二类定点数据。
优选地，上述每个乘法器接收的时间系数为udv＝2*ud-D，其中，ud＝μd*D，μd＝mod(I*k，D)/D，I为设定的差值倍数，D为设定的抽取倍数；k为输出时钟域的数据索引；mod( )为取余计算。
优选地，一组子滤波器中的每个子滤波器的系数cm′(n)采用下述公式确定：其中，M为上述一组子滤波器系数的量化位宽，cm(n)为第m个子滤波器的归一化浮点系数；m为大于等于0的整数；round( )为四舍五入计算；ND为第二设定位宽，NP为累加截位器的截位位宽，上述一组加法器与数据输出端之间设置有一个加法截位器，加法截位器用于截去由一组加法器运算的结果的低M位。
优选地，上述Farrow滤波器还包括第二逻辑硬件***，该第二逻辑硬件***包括：第二复位器，用于对第二逻辑硬件***进行复位，将udv、clr_flag和临时变量t复位为初始值，其中，clr_flag为累加器反馈输入端的清零标识和输出数据的有效标识；第二变量处理器，用于在每个输出时钟到来时，设置t＝t+I，并判断t是否大于D，如果是，设置t＝t-D，并将clr_flag置1，如果否，t和rd_flag不变；第二时间系数生成器，用于设置每个输出时钟对应的时间系数udv＝2*t-D。
根据本发明的另一方面，提供了一种基于逻辑电路的Farrow滤波器的实现方法，包括：根据配置的输入数据采样速率与输出数据采样速率的比例关系，确定Farrow滤波器的工作模式；工作模式为插值滤波时，在插值滤波的过程中，按照第一设定位宽对中间数据进行截位操作，得到第一类定点数据；工作模式为抽取滤波时，在抽取滤波的过程中，按照第二设定位宽对中间数据进行截位操作，得到第二类定点数据。
通过本发明，采用在滤波过程中对中间数据进行截位操作，减少了硬件资源占用，因此该Farrow滤波器可以应用于对各种信号(包括实时信号和非实时信号)的处理，同时，该架构的信号处理增益可控，从而解决了相关技术中的Farrow滤波器硬件架构不够灵活，不支持在线配置速率的问题。通过设置选通开关，可以实现将Farrow滤波器的插值和抽取功能融合在一起，使上述Farrow滤波器的功能不再单一，增强了Farrow滤波器的市场竞争力。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1是根据相关技术的Farrow滤波器的原始理论模型；
图2是根据相关技术的Farrow滤波器输入和输出采样点以及时间系数的时域示意图；
图3是根据相关技术的插值模式下Farrow滤波器的数学理论实现模型；
图4是根据相关技术的抽取模式下Farrow滤波器的数学理论实现模型；
图5是根据本发明实施例的基于逻辑电路的Farrow滤波器的结构框图；
图6是根据本发明实施例的插值滤波装置的示意图；
图7是根据本发明实施例的插值滤波装置的具体示意图；
图8是根据本发明实施例的插值滤波装置输入的时间系数的生成方法示意图；
图9是根据本发明实施例的生成插值时间系数的逻辑硬件***的结构框图；
图10是根据本发明实施例的抽取滤波装置的示意图；
图11是根据本发明实施例的抽取滤波装置的具体示意图；
图12是根据本发明实施例的抽取滤波装置输入的时间系数的生成方法示意图；
图13是根据本发明实施例的生成抽取时间系数的逻辑硬件***的结构框图；
图14是根据本发明实施例的基于逻辑电路的Farrow滤波器的实现方法流程图；
图15是根据本发明实施例的基于逻辑电路的Farrow滤波器的具体结构示意图。
具体实施方式
下文中将参考附图并结合实施例来详细说明本发明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
本发明实施例提供了一种基于逻辑电路的Farrow滤波器及其实现方法，该技术将Farrow滤波器应用于逻辑电路中，以提高Farrow滤波器实时处理的运算能力。
在采用逻辑电路实现Farrow滤波器时，至少需要考虑下述问题：
1、时间系数μl和μk的定点化和在线计算，由数学模型上可以看出这两个时间系数是由输入和输出采样速率确定的实时变化的浮点数据，需要对时间系数进行定点化处理以及实时在线计算；
2、时间系数与数据乘法的截位处理。从数学模型可以看出，时间系数的不同幂次方与子滤波器的输入或者输出数据有相乘的计算，这在定点化过程中会带来计算位宽的成倍增加，全精度计算基本上是不可能的，需要有合理的截位操作。
基于上述问题，本实施例提供了一种基于逻辑电路的Farrow滤波器，如图5所示的根据本发明实施例的基于逻辑电路的Farrow滤波器的结构框图，该滤波器包括：选通开关52、插值滤波器54、以及抽取滤波器56。其中，
选通开关52，用于根据配置的输入数据采样速率与输出数据采样速率的比例关系，控制Farrow滤波器的工作模式；
插值滤波装置54，与选通开关52连接，用于在选通开关52的控制下，对输入数据进行插值滤波，并在插值滤波的过程中，按照第一设定位宽对中间数据进行截位操作，得到第一类定点数据；
抽取滤波装置56，与选通开关52连接，用于在选通开关52的控制下，对输入数据进行抽取滤波，并在抽取滤波的过程中，按照第二设定位宽对中间数据进行截位操作，得到第二类定点数据。
本实施例通过在滤波过程中对中间数据进行截位操作，减少了硬件资源占用，因此该Farrow滤波器可以应用于对各种信号(包括实时信号和非实时信号)的处理，同时，该架构的信号处理增益可控，从而解决了相关技术中的Farrow滤波器硬件架构不够灵活，不支持在线配置速率的问题。通过设置选通开关，可以实现将Farrow滤波器的插值和抽取功能融合在一起，使上述Farrow滤波器的功能不再单一，增强了Farrow滤波器的市场竞争力。
其中，本发明实施例中的Farrow滤波器的工作模式可以是插值工作模式，也可以是抽取工作模式，该插值工作模式包括一个特例，即分数延时工作模式。图6是根据本发明实施例的插值滤波装置的示意图，如图6所示，该装置包括一组子滤波器Ci(z)、一组乘法器(图中用表示)和一组加法器(图中用表示)，其中，
上述一组乘法器中的每个乘法器连接有一个乘法截位器，上述乘法截位器用于按照第一设定位宽对乘法器的输出结果进行截位操作，得到第一类定点数据。
在用逻辑电路具体实现图6中的每个乘法器接收的时间系数2μi-1时，每个乘法器接收的时间系数为uiv＝2*ui-I，其中，ui＝μi*I，I为设定的差值倍数，D为设定的抽取倍数；l为输出时钟域的数据索引；mod( )为取余计算。该l就是一个连续变化的整数，0到N-1，假设Tout为输出数据采样周期，0对应0时刻，1对应1*Tout时刻，2对应2*Tout时刻。
一般定点实现滤波器处理均要求保证通带内信号的增益为0dB或者是用户需要的某个固定增益，浮点计算一般不存在这个问题。考虑到该问题，本发明实施例中，采用对上述滤波器组Ci(z)和时间系数进行量化，并且对时间系数进行乘法截位，以及对累加器进行截位等操作，完成对浮点数据的综合权衡取舍和补偿。基于此，如图7所示根据本发明实施例的插值滤波装置的具体示意图，该装置在图6的基础上进行了改进，即在上述一组加法器与数据输出端之间设置有一个加法截位器，基于图7，上述子滤波器Ci(z)的系数cm′(n)采用下述公式确定：其中，M为一组子滤波器系数的量化位宽，cm(n)为第m个子滤波器的归一化浮点系数；n是序列编号，n＝0，1，......，N-1；N为序列长度；m为大于等于0的整数；round( )为四舍五入计算；NI为第一设定位宽，上述加法截位器用于截去由一组加法器运算的结果的低M位。该方式保证了通带内信号的增益为0dB或者是用户需要的某个固定增益。
为了获取上述插值滤波装置中每个乘法器接收的时间系数，本实施例采用在Farrow滤波器中设置一个逻辑硬件***进行实现，参见图8所示的插值滤波装置输入的时间系数的生成方法示意图，初始化时，将uiv、rd_flag和临时变量t复位为初始值，本实施例中各量的初始值均为0，其中，rd_flag为时钟域转换读地址标识；在每个输出时钟到来时，设置t＝t+D，并判断t是否大于I，如果是，设置t＝t-I，并将rd_flag加1，如果否，t和rd_flag不变；设置每个输出时钟对应的时间系数uiv＝2*t-I。
基于上述图8中的时间系数生成方法，本实施例采用逻辑硬件***实现该方法，如图9所示的逻辑硬件***的结构框图，该逻辑硬件***包括：复位器92，用于对该逻辑硬件***进行复位，将uiv、rd_flag和临时变量t复位为初始值，其中，rd_flag为时钟域转换读地址标识；变量处理器94，与复位器92相连，用于在每个输出时钟到来时，设置t＝t+D，并判断t是否大于I，如果是，设置t＝t-I，并将rd_flag加1，如果否，t和rd_flag不变；时间系数生成器96，与变量处理器94相连，用于设置每个输出时钟对应的时间系数uiv＝2*t-I。
图10是根据本发明实施例的抽取滤波装置的示意图，如图10所示，该装置包括一组子滤波器、一组乘法器一组加法器；其中，一组子滤波器Ci(z)、一组乘法器(图中用表示)、一组累加器(图中用∑表示)和一组加法器(图中用表示)，其中，上述一组乘法器的每个乘法器连接有一个乘法截位器，乘法截位器用于按照第二设定位宽对乘法器的输出结果进行截位操作，并将截位后的数据输入对应的累加器；每个累加器与子滤波器之间设置有一个累加截位器，累加截位器用于对累加器输出的结果进行截位操作，得到第二类定点数据。
如图11所示的根据本发明实施例的抽取滤波装置的具体示意图，该装置在图10的基础上进行了改进，即上述一组加法器与数据输出端之间设置有一个加法截位器，基于图11，每个乘法器接收的时间系数2μd-1时，每个乘法器接收的时间系数为udv＝2*ud-D，其中，ud＝μd*D，μd＝mod(I*k，D)/D，I为设定的差值倍数，D为设定的抽取倍数；k为输出时钟域的数据索引；mod( )为取余计算。
上述一组子滤波器中的每个子滤波器的系数cm′(n)采用下述公式确定：其中，M为一组子滤波器系数的量化位宽，cm(n)为第m个子滤波器的归一化浮点系数；m为大于等于0的整数；round( )为四舍五入计算；ND为第二设定位宽，NP为累加截位器的截位位宽，该加法截位器用于截去由一组加法器运算的结果的低M位。该方式保证了通带内信号的增益为0dB或者是用户需要的某个固定增益。
为了获取上述抽取滤波装置中每个乘法器接收的时间系数，本实施例采用在Farrow滤波器中设置一个逻辑硬件***进行实现，参见图12所示的抽取滤波装置输入的时间系数的生成方法示意图，初始化时，将udv、clr_flag和临时变量t复位为初始值，本实施例中各量的初始值均为0，其中，clr_flag为累加器反馈输入端的清零标识和输出数据的有效标识；在每个输出时钟到来时，设置t＝t+I，并判断t是否大于D，如果是，设置t＝t-D，并将clr_flag置1，如果否，t和rd_flag不变；设置每个输出时钟对应的时间系数udv＝2*t-D。
基于上述图12中的时间系数生成方法，本实施例采用逻辑硬件***实现该方法，如图13所示的逻辑硬件***的结构框图，该逻辑硬件***包括：复位器132，用于对逻辑硬件***进行复位，将udv、clr_flag和临时变量t复位为初始值，其中，clr_flag为累加器反馈输入端的清零标识和输出数据的有效标识；变量处理器134，与复位器132相连，用于在每个输出时钟到来时，设置t＝t+I，并判断t是否大于D，如果是，设置t＝t-D，并将clr_flag置1，如果否，t和rd_flag不变；时间系数生成器136，与变量处理器134相连，用于设置每个输出时钟对应的时间系数udv＝2*t-D。
上述抽取倍数D、插值倍数I和滤波器器组Ci(z)可在线配置。
上述插值滤波装置54与抽取滤波装置56可以共用一组子滤波器，该子滤波器支持系数在线配置功能。这种方式可以节省硬件，降低成本。
对应于上述Farrow滤波器，本实施例还提供了一种基于逻辑电路的Farrow滤波器的实现方法。以图5所示的Farrow滤波器为例，参见图14所示的基于逻辑电路的Farrow滤波器的实现方法流程图，该方法包括以下步骤：
步骤S142，根据配置的输入数据采样速率与输出数据采样速率的比例关系，确定Farrow滤波器的工作模式；
步骤S144，工作模式为插值滤波时，在插值滤波的过程中，按照第一设定位宽对中间数据进行截位操作，得到第一类定点数据；
步骤S146，工作模式为抽取滤波时，在抽取滤波的过程中，按照第二设定位宽对中间数据进行截位操作，得到第二类定点数据。
本实施例通过在滤波过程中对中间数据进行截位操作，减少了硬件资源占用，因此该Farrow滤波器可以应用于对各种信号(包括实时信号和非实时信号)的处理，同时，该架构的信号处理增益可控，从而解决了相关技术中的Farrow滤波器硬件架构不够灵活，不支持在线配置速率的问题。根据配置的输入数据采样速率与输出数据采样速率的比例关系，确定Farrow滤波器的工作模式，可以实现将Farrow滤波器的插值和抽取功能融合在一起，使上述Farrow滤波器的功能不再单一，增强了Farrow滤波器的市场竞争力。
下面结合一个优选实施例进行说明，该优选实施例结合了上述实施例及优选实施方式。本实施例提供了一种基于逻辑电路的Farrow滤波器，如图15所示的基于逻辑电路的Farrow滤波器的具体结构示意图，该基于逻辑电路的Farrow滤波器中的抽取倍数D、插值倍数I和滤波器器组Ci(z)可在线重配置，同时，本实施例通过增加三个选通开关控制器K1、K2和K3兼容了插值和抽取两种工作模式，其中，开关设置为虚线所示时，为工作在抽取模式，开关设置为实线所示时，为工作在插值模式。本实施例在累加器和乘法器之后增加了可配置的截位，这一方面可以用来适应定点计算的有限数据位宽需要，另一方面用来满足处理增益的控制需求。
K2旁路乘法和ND截位，K3旁路累加器和NP截位，K1使能乘法和NI截位的时候对应D≤I的插值场景。K2使能乘法和ND截位，K3使能累加器和NP截位，K1旁路乘法和NI截位的时候对应D＞I的抽取场景。
Farrow滤波器用于小数倍采样延时与插值工作模式的结构相同，只是时间系数的计算和配置以及NI截位位宽计算方法有所不同。
插值倍数I和抽取倍数D可用于表示输入输出数据采样速率的比例关系，所以插值和抽取两种情况下的时间系数可以分别表示为下面的公式(1)和(2)。
μi＝mod(D*l，I)/I (1)
μd＝mod(I*k，D)/D (2)
mod表示取余计算。这两个时间系数都是浮点小数，逻辑硬件无法直接对其进行计算。这里将其分别放大I倍和D倍都变成定点化的取余计算，这是可以在逻辑硬件里面进行计算的。如下公式(3)和(4)，需要计算的时间系数变成定点整数的ui和ud。对应在图15中已经将对应数学模型的2μi-1和2μd-1分别放大I倍和D倍变成2*ui-I和2*ud-D。
ui＝μi*I＝mod(D*l，I) (3)
ud＝μd*D＝mod(I*k，D) (4)
由于时间系数分别扩大了I倍和D倍，数据处理必须还原I倍和D倍增益，这里将I和D分为2的整数次幂和小数两部分，其中2的整数次幂部分直接截位即可，截取的位宽如公式(5)和(6)所示。
图15中2^NI和2^ND即为可配置的四舍五入截位运算，截去上一级计算结果的低NI和低ND位以抵消2的整数次幂增益。剩余的小数部分增益在滤波器系数的量化中进行处理。
M为子滤波器系数的量化位宽，插值滤波器系数量化公式为(7)所示。
公式(7)中的round为四舍五入计算，用来抵消时间系数放大I倍后除2的整数次幂外的小数部分的影响。该公式右边是归一化浮点系数，公式左边是定点系数，系数是一个数据向量序列，n是序列编号，一般就是0到N-1，N是序列长度。
抽取结构与插值结构的不同之处在于抽取结构存在一个累加器电路，累加器电路会带来D/I倍的增益，与时间系数增益的处理思想相同，也拆分为2的整数次幂和小数两部分，其中2的整数次幂增益由截位控制，截位位宽如公式(8)所示。
图15中2^NP即为可配置的四舍五入的截位运算，截去累加计算增加的低NP位以抵消累加器带来的2的整数次幂增益。累加器的小数部分增益也放在滤波器系数量化中处理，这样，抽取滤波器系数的量化如公式(9)所示。
公式(9)中的用来抵消抽取时间系数放大D倍后除2的整数次幂外的小数增益影响，用来抵消累加器电路除2的整数次幂外的小数增益影响。
滤波器最后的输出截去低M位抵消滤波器量化的影响，如图15的2^M截位所示。
至此，整个定点处理的增益都由截位控制和子滤波器系数的量化进行处理，滤波器对带内信号的增益可以理论保证为0dB或者其它固定增益。
公式(5)、(6)、(7)、(8)和(9)均为由插值倍数I和抽取倍数D以及滤波器组浮点系数确定的定点常数，也就是由不同应用场景确定的常数，这些值可以由单板上的支撑控制软件或者上位计算机软件计算得到并在线配置给图5定义的Farrow滤波器定点逻辑实现装置。
公式(3)和(4)定义的插值和抽取两种情况下的时间系数，是与输出或者输入采样时钟序列有关的实时变化的常数，需要在逻辑硬件中实时进行计算和更新。
插值情况下，输入数据采样速率低于输出采样速率，子滤波器工作在输入采样时钟域，需要通过缓存转换到输出时钟域并与时间系数相乘并求和得到输出数据。时钟域转换用缓存在输入时钟域按照输入时钟顺序写入，但是读出侧的采样时钟速率高，输出采样时钟域的vm(nl)在时间采样维度与时间系数μl有密切关联，均与mod(D*l，I)的结果一样呈周期性变化。
在D≤I的插值情况下，按照上述图8所示的方法使用逻辑电路实时计算插值时间系数，并对时钟域转换缓存的数据读出进行控制。图8中uiv＝2*ui-I，为图15需要的计算输入，rd_flag为时钟域转换读地址标识。逻辑硬件***复位时，uiv、rd_flag和临时变量t均复位为初始值，在每一个输出时钟到来时，赋值t＝t+D并判断t与I的大小：如果t不小于I，那么t＝t-I，且rd_flag标识的读地址加1；如果t小于I，那么t和rd_flag标识的读地址均不变。每一个输出时钟均按照uiv＝2*t-I计算得到uiv值送给图15进行计算。
抽取情况下，输入数据采样速率低于输出采样速率，子滤波器工作在输出采样时钟域，需要对累加器电路的输入数据分段累加并控制输出结果，即累加器的累加输入需要有一个清零复位的控制信号将累加器输入数据分段并将输出结果转换到输出采样时钟域。
在D＞I的抽取情况下，按照上述图12所示的方法使用逻辑电路实时计算抽取时间系数，并对累加器电路的累加输入和累加输出进行清零和保持操作。图12中udv＝2*ud-D，为图15需要的计算输入，clr_flag为累加器电路反馈累加输入端清零标识，clr_flag同时为累加输出数据有效标识，此时将累加结果采样转换到输出时钟域。逻辑硬件***复位时，udv、clr_flag和临时变量t均复位为初始值，在每一个输出时钟到来时，赋值t＝t+I并判断t与D的大小：如果t不小于D，那么t＝t-D，且clr_flag标识置1；如果t小于D，那么t和clr_flag标识均不变。每一个输出时钟均按照udv＝2*t-D计算得到udv值送给图15进行计算。
I＝D的时候即小数倍延时应用场景下输入输出速率没有变化，此时时间常数的物理含义为延时后的采样点与前一个输入采样点的时间差对采样周期的归一化，此时时间系数为一个常数，无需实时在线计算。小数倍延时场景下的Farrow逻辑实现结构与插值模式一致，只是时间系数是一个无需在线计算的量化后的常数，这个时间常数的量化过程即为按照2的整数次幂放大计算，放大的幂次与小数延时的时间分辨率有关，同时NI的截位位宽等于时间系数的量化位宽，保证时间系数乘法的增益不变。
上述Farrow滤波器中的数据可以实现在两个不同采样时钟域的转换和处理控制。无论是抽取还是插值情况下，数据均涉及到从输入采样时钟域到输出采样时钟域的转换和控制，该处理并非简单的时钟域转换，因此可以采用数据缓存机制，即该Farrow滤波器工作在插值模式时，可以在图15的各个子滤波器的数据输出端设置缓存装置，用于缓存对应子滤波器输出的数据；当该Farrow滤波器工作在抽取模式时，可以在图15的各个累加器的输出端设置一个缓存装置，用于缓存对应的累加器输出的数据。其中，数据缓存的读写控制与速率变换倍数有关。
上述Farrow滤波器可在线重配置参数，可以实现对浮点数进行定点化处理，可以直接应用于ASIC和FPGA的开发和设计中。上述Farrow滤波器不需要在实现前确定插值倍数I和抽取倍数D以及子滤波器组系数值，这些参数都可以由用户按照实际应用场景确定并配置相关参数使得本发明装置按照需要正常工作。
设计和实现上述Farrow滤波器需要确定处理数据位宽，子滤波器组的维数和阶数，I、D、M、NI、ND、NP以及子滤波器定点系数的表示位宽，根据这些位宽确定乘法器、累加器和子滤波器的处理位宽。
其中，数据处理位宽目前一般为16位或者18位。子滤波器组的维数和阶数需要在一定的设计需求下由算法分析和仿真评估得到。逻辑设计上每一个子滤波器就是一个对称或者反对称的普通FIR滤波器。I、D和M的量化位宽一般为16位或者18位。NI、ND和NP为截位位宽参数，一般不超过5位，因为5位就可以表示0～31位的截取范围。
根据这些确定的参数和基本的计算和控制单元即可以得到图15所示的Farrow滤波器逻辑电路模块。K1、K2和K3的用于选择插值还是抽取模式，在实际应用中可以固定设计为仅支持某一种模式。
插值时间系数的计算和时钟域转换缓存的读出控制按照图8的流程进行设计，抽取时间系数和累加器控制按照图12的流程进行设计。
基于上述方式设计的Farrow滤波器，该Farrow滤波器中的***和单板控制软件根据应用场景要求配置I、D和M，按照上述相关公式计算并配置NI、ND、NP和子滤波器系数为合适的值即可以正常运行和工作。从以上的描述中可以看出，上述实施例旨在提供Farrow滤波器定点化计算技术，该技术中公开了抽取倍数D、插值倍数I和滤波器器组Ci(z)可在线重配置的实现方式，例如，在指定位置设置截位装置；同时，该设计中，还可兼容插值和抽取两种工作模式；上述公式(5)、(6)、(7)、(8)和(9)描述的包括图15中的若干截位参数在内的Farrow滤波器相关参数的定点化方法，这些方法在理论上保证了Farrow滤波器的处理增益可以由用户完全控制；上述公式(1)和图8给出的插值时间系数的定点化实时计算方法，以及时钟域转换控制数据缓存的读出控制方法；上述公式(2)和图12给出的抽取时间系数的定点化实时计算方法，以及抽取模式下累加器电路实时控制方法，基于这些公式的实现方式，可以完成上述Farrow滤波器设计。该Farrow滤波器是常用的小数倍延时和小数倍采样率变换滤波器，在信号处理领域有着广泛的应用，尤其在通信领域的中频数字信号处理中有重要应用价值。
以上实施例通过一系列定点化和可控制截位实现了一种通用的Farrow滤波器实现架构，整个处理增益可控且降低中间处理位宽，进而减少硬件资源占用，同时，该架构适用于各种多速率采样信号处理。
显然，本领域的技术人员应该明白，上述的本发明的各模块或各步骤可以用通用的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成的网络上，可选地，它们可以用计算装置可执行的程序代码来实现，从而可以将它们存储在存储装置中由计算装置来执行，并且在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤，或者将它们分别制作成各个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。这样，本发明不限制于任何特定的硬件和软件结合。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (11)
1.一种基于逻辑电路的Farrow滤波器，其特征在于，包括：
选通开关，用于根据配置的输入数据采样速率与输出数据采样速率的比例关系，控制所述Farrow滤波器的工作模式；
插值滤波装置，用于在所述选通开关的控制下，对输入数据进行插值滤波，并在所述插值滤波的过程中，按照第一设定位宽对中间数据进行截位操作，得到第一类定点数据；
抽取滤波装置，用于在所述选通开关的控制下，对所述输入数据进行抽取滤波，并在所述抽取滤波的过程中，按照第二设定位宽对中间数据进行截位操作，得到第二类定点数据。
2.根据权利要求1所述的Farrow滤波器，其特征在于，所述插值滤波装置与所述抽取滤波装置共用一组子滤波器，所述子滤波器支持系数在线配置功能。
3.根据权利要求1所述的Farrow滤波器，其特征在于，所述插值滤波装置包括一组子滤波器、一组乘法器和一组加法器；其中，
所述一组乘法器的每个乘法器连接有一个乘法截位器，所述乘法截位器用于按照第一设定位宽对所述乘法器的输出结果进行截位操作，得到第一类定点数据。
4.根据权利要求3所述的Farrow滤波器，其特征在于，
所述每个乘法器接收的时间系数为uiv＝2*ui-I，其中，ui＝μi*I，μi＝mod(D*l，I)/I，I为设定的差值倍数，D为设定的抽取倍数；l为输出时钟域的数据索引；mod( )为取余计算。
5.根据权利要求4所述的Farrow滤波器，其特征在于，
所述一组子滤波器中的每个子滤波器的系数cm′(n)采用下述公式确定：
<mrow>
<msup>
<msub>
<mi>c</mi>
<mi>m</mi>
</msub>
<mo>&prime;</mo>
</msup>
<mrow>
<mo>(</mo>
<mi>n</mi>
<mo>)</mo>
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<mo>=</mo>
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<mrow>
<mo>(</mo>
<msub>
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<mi>m</mi>
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<msup>
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<mfrac>
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</mfrac>
<mo>)</mo>
</mrow>
<mi>m</mi>
</msup>
<mo>)</mo>
</mrow>
<mo>,</mo>
</mrow>
其中，M为所述一组子滤波器系数的量化位宽，cm(n)为第
m个子滤波器的归一化的浮点系数；n是序列编号，n＝0，1，......，N-1；N为序列长度；m为大
于等于0的整数；round( )为四舍五入计算；NI为所述第一设定位宽，
所述一组加法器与数据输出端之间设置有一个加法截位器，所述加法截位器用于截去由所述一组加法器运算的结果的低M位。
6.根据权利要求4所述的Farrow滤波器，其特征在于，所述Farrow滤波器还包括第一逻辑硬件***，所述第一逻辑硬件***包括：
第一复位器，用于对所述第一逻辑硬件***进行复位，将uiv、rd_flag和临时变量t复位为初始值，其中，rd_flag为时钟域转换读地址标识；
第一变量处理器，用于在每个输出时钟到来时，设置t＝t+D，并判断t是否大于I，如果是，设置t＝t-I，并将rd_flag加1，如果否，t和rd_flag不变；
第一时间系数生成器，用于设置每个输出时钟对应的所述时间系数uiv＝2*t-I。
7.根据权利要求1所述的Farrow滤波器，其特征在于，所述抽取滤波装置包括一组子滤波器、一组乘法器、一组累加器和一组加法器；其中，
所述一组乘法器的每个乘法器连接有一个乘法截位器，所述乘法截位器用于按照第二设定位宽对所述乘法器的输出结果进行截位操作，并将截位后的数据输入对应的累加器；
每个所述累加器与所述子滤波器之间设置有一个累加截位器，所述累加截位器用于对所述累加器输出的结果进行截位操作，得到第二类定点数据。
8.根据权利要求7所述的Farrow滤波器，其特征在于，
所述每个乘法器接收的时间系数为udv＝2*ud-D，其中，ud＝μd*D，μd＝mod(I*k，D)/D，I为设定的差值倍数，D为设定的抽取倍数；k为输出时钟域的数据索引；mod( )为取余计算。
9.根据权利要求8所述的Farrow滤波器，其特征在于，
所述一组子滤波器中的每个子滤波器的系数cm′(n)采用下述公式确定：
<mrow>
<msup>
<msub>
<mi>c</mi>
<mi>m</mi>
</msub>
<mo>&prime;</mo>
</msup>
<mrow>
<mo>(</mo>
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<mo>=</mo>
<mi>round</mi>
<mrow>
<mo>(</mo>
<msub>
<mi>c</mi>
<mi>m</mi>
</msub>
<mrow>
<mo>(</mo>
<mi>n</mi>
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</mrow>
<mo>&times;</mo>
<msup>
<mn>2</mn>
<mi>M</mi>
</msup>
<mo>&times;</mo>
<msup>
<mrow>
<mo>(</mo>
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<msup>
<mn>2</mn>
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</mfrac>
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<mi>I</mi>
</mrow>
<mi>D</mi>
</mfrac>
<mo>)</mo>
</mrow>
<mo>)</mo>
</mrow>
<mo>,</mo>
</mrow>
其中，M为所述一组子滤波器系数的量化位宽，
cm(n)为第m个子滤波器的归一化浮点系数；m为大于等于0的整数；round( )为四舍五入计
算；ND为所述第二设定位宽，NP为所述累加截位器的截位位宽，
所述一组加法器与数据输出端之间设置有一个加法截位器，所述加法截位器用于截去由所述一组加法器运算的结果的低M位。
10.根据权利要求8所述的Farrow滤波器，其特征在于，所述Farrow滤波器还包括第二逻辑硬件***，所述第二逻辑硬件***包括：
第二复位器，用于对所述第二逻辑硬件***进行复位，将udv、clr_flag和临时变量t复位为初始值，其中，clr_flag为累加器反馈输入端的清零标识和输出数据的有效标识；
第二变量处理器，用于在每个输出时钟到来时，设置t＝t+I，并判断t是否大于D，如果是，设置t＝t-D，并将clr_flag置1，如果否，t和rd_flag不变；
第二时间系数生成器，用于设置每个输出时钟对应的所述时间系数udv＝2*t-D。
11.一种基于逻辑电路的Farrow滤波器的实现方法，其特征在于，包括：
根据配置的输入数据采样速率与输出数据采样速率的比例关系，确定Farrow滤波器的工作模式；
所述工作模式为插值滤波时，在所述插值滤波的过程中，按照第一设定位宽对中间数据进行截位操作，得到第一类定点数据；
所述工作模式为抽取滤波时，在所述抽取滤波的过程中，按照第二设定位宽对中间数据进行截位操作，得到第二类定点数据。
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Granted publication date: 20170825 Termination date: 20191024 |
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