CN102394808B - 以太网串行介质无关接口相位适配和帧对齐的方法及装置 - Google Patents
以太网串行介质无关接口相位适配和帧对齐的方法及装置 Download PDFInfo
- Publication number
- CN102394808B CN102394808B CN201110284476.9A CN201110284476A CN102394808B CN 102394808 B CN102394808 B CN 102394808B CN 201110284476 A CN201110284476 A CN 201110284476A CN 102394808 B CN102394808 B CN 102394808B
- Authority
- CN
- China
- Prior art keywords
- data
- clock
- phase
- pulse signal
- sync
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
本发明公开了一种以太网串行介质无关接口相位适配和帧对齐的方法及装置,方法包括步骤:当输入同步脉冲信号到来时,计数器清零并重新开始计数;当***同步脉冲信号到来时,带时钟使能的触发器锁存计数器的计数值,得到输入同步脉冲信号和***同步脉冲信号的相位差delay;移位寄存器对输入数据做出十种不同相位延时的数据,包括输入数据本身在内;同步选择器根据相位差delay值在十种不同相位延时的数据中选择对应相位延时的数据输出,作为根据***同步脉冲信号重新对齐相位后的输出数据。本发明能够将同源的多路SS-SMII数据同步到同一***时钟和帧脉冲上,满足目标芯片或模块的定时组合模式。
Description
技术领域
本发明涉及通信领域,特别是涉及一种以太网串行介质无关接口相位适配和帧对齐的方法及装置。
背景技术
SMII(Serial Media Independent Interface,串行介质无关接口)接口是Cisco公司在MII(Media Independent Interface,介质无关接口)基础上提出来的一种以太网媒体接口,其特点是将MII接口组帧串行化,时钟频率为125MHz,每帧10比特,采用SYNC(同步脉冲,每帧10比特)定帧。目前SMII接口已经成为交换芯片以太网MAC(Medium/MediaAccess Control,介质访问控制)接口的通用串行总线标准。
SMII接口按定时源的提供主体不同,又分为***同步SMII接口和SS-SMII(Source Synchronous SMII,源同步SMII)接口两种,参见图1和图2所示。其中,SS-SMII(源同步串行介质无关接口)指的是接收/发送时钟、SYNC脉冲和数据一起随线路传输,同时***时钟Clock只是作为源和宿的参考时钟,并不直接作为数据接口定时,数据接口定时采用参考时钟派生的接收/发送时钟。这种定时方式比***定时方式更有利于电路的模块化设计和后期变更。***同步SMII接口则是直接采用***时钟Clock作为数据接口定时,帧定位无论接收或发送也完全由MAC方主导,因此都是由MAC控制器输出SYNC信号。
为了节省引脚数量,交换芯片的SS-SMII接口总是一组125MHz时钟和SYNC脉冲定时多路数据,参见图2所示,源同步中的16路的交换芯片MAC,每组定时管8路数据,一共2组,这种定时组合模式称为2x8模式。显然,交换芯片和PHY(Physical Layer,物理层芯片)接口组合时,PHY的定时组合模式也必须与之对应。但是,如果8路中某路的数据来源不同,甚至8路的数据来源均不相同,不同的数据来源伴随不同的定时来源,即时钟和SYNC脉冲都不同,它们合并到同一个定时组合中必然需要重新定时和帧对齐。
发明内容
本发明的目的是为了克服上述背景技术的不足,提供一种以太网串行介质无关接口相位适配和帧对齐的方法及装置,能够将同源的多路SS-SMII数据同步到同一***时钟和帧脉冲上,满足目标芯片或模块的定时组合模式。
本发明提供的以太网串行介质无关接口相位适配和帧对齐的方法,包括以下步骤:A、当输入同步脉冲信号到来时,计数器清零并重新开始计数;当***同步脉冲信号到来时,带时钟使能的触发器锁存计数器的计数值,得到输入同步脉冲信号和***同步脉冲信号的相位差delay;B、移位寄存器对输入数据做出十种不同相位延时的数据,包括输入数据本身在内;C、同步选择器根据所述相位差delay值在十种不同相位延时的数据中选择对应相位延时的数据输出,作为根据***同步脉冲信号重新对齐相位后的输出数据。
在上述技术方案中,步骤A之前包括以下步骤:采用异步先入先出队列FIFO,将由***时钟同源派生的、来自不同时钟域的串行介质无关接口SMII总线,全部适配到***时钟域。
在上述技术方案中,所述FIFO数据由SMII数据和同步脉冲SYNC合并而成,写入时钟为伴随时钟,读出时钟为***时钟。
在上述技术方案中,步骤B中所述移位寄存器由9个寄存器构成。
本发明提供的以太网串行介质无关接口相位适配和帧对齐的装置,包括计数器、带时钟使能的触发器、移位寄存器和同步选择器,其中,计数器用于:当输入同步脉冲信号到来时,清零并重新开始计数;带时钟使能的触发器用于:当***同步脉冲信号到来时,锁存计数器的计数值,得到输入同步脉冲信号和***同步脉冲信号的相位差delay;移位寄存器用于:对输入数据做出十种不同相位延时的数据,包括所述输入数据本身在内;同步选择器用于:根据所述相位差delay值在十种不同相位延时的数据中选择对应相位延时的数据输出,作为根据***同步脉冲信号重新对齐相位后的输出数据。
在上述技术方案中,还包括适配模块,用于采用异步先入先出队列FIFO,将由***时钟同源派生的、来自不同时钟域的串行介质无关接口SMII总线,全部适配到***时钟域。
在上述技术方案中,所述FIFO数据由SMII数据和同步脉冲SYNC合并而成,写入时钟为伴随时钟,读出时钟为***时钟。
在上述技术方案中,所述移位寄存器由9个寄存器构成。
与现有技术相比,本发明的优点如下:
本发明采用异步FIFO实现重新定时,将数据和SYNC适配到同一时钟域;采用计数器的方式测定输入SYNC和***SYNC之间的相位差,利用此测定的相位差在10级延时的数据中进行选择,从而实现对齐到任意相位的***SYNC脉冲上。无论SMII数据来源如何,本发明都能够将同源的多路SS-SMII数据同步到同一***时钟和帧脉冲上,使得交换芯片的SS-SMII接口数据来源可以多样化,不同的数据来源能够在任意组合的情况下对齐同一定时,从而满***换芯片2x4、3x8等等不同的SS-SMII组定时方式。
附图说明
图1为***同步SMII接口的结构示意图;
图2和源同步SMII接口的结构示意图;
图3为本发明实施例中装置的信号端子示意图;
图4为本发明实施例中装置的实现原理图;
图5为本发明实施例中装置的功能时序图。
具体实施方式
下面结合附图及实施例对本发明作进一步的详细描述。
对于都是由***时钟同源派生的、来自不同时钟域的SMII总线,可以采用异步FIFO(First Input First Output,先入先出队列)全部适配到***时钟域。注意:FIFO数据由SMII数据和SYNC合并而成,写入时钟为伴随时钟,读出时钟为***时钟。由于时钟同源,读写使能信号可以一直都处于使能状态,也不会造成FIFO溢出。都调整到***时钟域后,就可以采用下面描述的方法将数据对齐到任意相位的***SYNC脉冲上。
本发明实施例提供的以太网串行介质无关接口相位适配和帧对齐的方法,包括以下步骤:
A、当输入同步脉冲信号到来时,计数器清零并重新开始计数;当***同步脉冲信号到来时,带时钟使能的触发器锁存计数器的计数值,得到输入同步脉冲信号和***同步脉冲信号的相位差delay;
B、由9个寄存器构成的移位寄存器对输入数据做出十种不同相位延时的数据,包括输入数据本身在内;
C、同步选择器根据delay值在十种不同相位延时的数据中选择对应相位延时的数据输出,作为根据***同步脉冲信号重新对齐相位后的输出数据。
本发明实施例提供的以太网串行介质无关接口相位适配和帧对齐的装置,包括计数器、带时钟使能的触发器、移位寄存器和同步选择器,其中,
计数器用于:当输入同步脉冲信号到来时,清零并重新开始计数;
带时钟使能的触发器用于:当***同步脉冲信号到来时,锁存计数器的计数值,得到输入同步脉冲信号和***同步脉冲信号的相位差delay;
移位寄存器由9个寄存器构成,用于对输入数据做出十种不同相位延时的数据,包括所述输入数据本身在内;
同步选择器用于:根据所述相位差delay值在十种不同相位延时的数据中选择对应相位延时的数据输出,作为根据***同步脉冲信号重新对齐相位后的输出数据。
本发明实施例的装置还包括适配模块,用于采用异步先入先出队列FIFO,将由***时钟同源派生的、来自不同时钟域的串行介质无关接口SMII总线,全部适配到***时钟域。FIFO数据由SMII数据和同步脉冲SYNC合并而成,写入时钟为伴随时钟,读出时钟为***时钟。
参见图3所示,本发明实施例中装置的信号端子说明参见表1。
表1、信号端子说明
序号 | 端口名 | 信号功能说明 | 属性(I/O) |
1 | clk | ***时钟 | I |
2 | sync_i | 输入sync信号 | I |
3 | d_i | 输入数据 | I |
4 | sync_t | ***sync信号 | I |
5 | d_o | 根据sync_t信号重新对齐相位后的输出数据 | O |
参见图4所示,本发明实施例中装置的具体实现原理阐述如下:
计数器采用输入同步脉冲信号sync_i进行同步复位清零,带时钟使能的触发器(FDCE)只在***同步脉冲信号sync_t有效时锁存计数器的计数值cnt的值,这两者结合就测定了输入同步脉冲信号sync_i和***同步脉冲信号sync_t的相位差,即图4中的延时delay。
针对输入数据d_i,采用由9个FD寄存器构成的移位寄存器做出十种不同相位延时的数据(包括输入数据d_i本身)。
同步选择器根据delay信号,在十种不同相位延时的数据中选择对应相位的数据输出,就是对齐了sync_t的数据了。
本发明实施例中装置相应的功能时序参见图5所示,图5中示例了在输入同步脉冲信号sync_i和***同步脉冲信号sync_t的相位差为4的情况下,本发明实施例中装置的工作情况,具体说明如下:
计数器Counter的计数值cnt在输入同步脉冲信号sync_i到来时清零,并重新开始计数。在***同步脉冲信号sync_t到来时,cnt的值计到3,这样就测定了输入同步脉冲信号sync_i和***同步脉冲信号sync_t的相位差,也就是图5中delay的值。根据得到的delay值3,选择相应相位延时的数据d_d[2]作为重新对齐相位后的输出数据d_o。其他九种相位差值的情况同理处理。
显然,在***同步脉冲信号sync_t和输入同步脉冲信号sync_i相位差固定的情况下,虽然delay的值在sync_t有效的时候翻转,但是delay的值大小不变。
本发明实施例中装置实现的Verilog代码如下:
显然,本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样,倘若本发明的这些修改和变型属于
本发明权利要求及其等同技术的范围之内,则本发明也意图包含这些改动和变型在内。
本说明书中未作详细描述的内容属于本领域专业技术人员公知的现有技术。
Claims (4)
1.一种以太网串行介质无关接口相位适配和帧对齐的方法,其特征在于包括以下步骤:
采用异步先入先出队列FIFO,将由***时钟同源派生的、来自不同时钟域的串行介质无关接口SMII总线,全部适配到***时钟域;
A、当输入同步脉冲信号到来时,计数器清零并重新开始计数;当***同步脉冲信号到来时,带时钟使能的触发器锁存计数器的计数值,得到输入同步脉冲信号和***同步脉冲信号的相位差delay;
B、移位寄存器对输入数据做出十种不同相位延时的数据,包括所述输入数据本身在内,所述移位寄存器由9个寄存器构成;
C、同步选择器根据所述相位差delay值在十种不同相位延时的数据中选择对应相位延时的数据输出,作为根据***同步脉冲信号重新对齐相位后的输出数据。
2.如权利要求1所述的以太网串行介质无关接口相位适配和帧对齐的方法,其特征在于:所述FIFO数据由SMII数据和同步脉冲SYNC合并而成,写入时钟为伴随时钟,读出时钟为***时钟。
3.一种以太网串行介质无关接口相位适配和帧对齐的装置,其特征在于:包括适配模块、计数器、带时钟使能的触发器、移位寄存器和同步选择器,其中,
适配模块用于:采用异步先入先出队列FIFO,将由***时钟同源派生的、来自不同时钟域的串行介质无关接口SMII总线,全部适配到***时钟域;
计数器用于:当输入同步脉冲信号到来时,清零并重新开始计数;
带时钟使能的触发器用于:当***同步脉冲信号到来时,锁存计数器的计数值,得到输入同步脉冲信号和***同步脉冲信号的相位差delay;
移位寄存器用于:对输入数据做出十种不同相位延时的数据,包括所述输入数据本身在内,所述移位寄存器由9个寄存器构成;
同步选择器用于:根据所述相位差delay值在十种不同相位延时的数据中选择对应相位延时的数据输出,作为根据***同步脉冲信号重新对齐相位后的输出数据。
4.如权利要求3所述的以太网串行介质无关接口相位适配和帧对齐的装置,其特征在于:所述FIFO数据由SMII数据和同步脉冲SYNC合并而成,写入时钟为伴随时钟,读出时钟为***时钟。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201110284476.9A CN102394808B (zh) | 2011-09-23 | 2011-09-23 | 以太网串行介质无关接口相位适配和帧对齐的方法及装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201110284476.9A CN102394808B (zh) | 2011-09-23 | 2011-09-23 | 以太网串行介质无关接口相位适配和帧对齐的方法及装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN102394808A CN102394808A (zh) | 2012-03-28 |
CN102394808B true CN102394808B (zh) | 2014-12-31 |
Family
ID=45862018
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201110284476.9A Active CN102394808B (zh) | 2011-09-23 | 2011-09-23 | 以太网串行介质无关接口相位适配和帧对齐的方法及装置 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN102394808B (zh) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105208467B (zh) * | 2015-08-20 | 2018-05-29 | 电子科技大学 | 宽带接入网***的帧对齐装置 |
CN108363675B (zh) * | 2018-02-05 | 2021-03-05 | 成都天诚慧芯科技有限公司 | 一种伴随时钟同步方法及数字图像伽马校正硬件实现方法 |
CN112188203B (zh) * | 2020-09-11 | 2022-11-04 | 烽火通信科技股份有限公司 | 一种高速数据流的快速定帧方法及*** |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1722654A (zh) * | 2004-12-31 | 2006-01-18 | 杭州华为三康技术有限公司 | 以太网设备时钟调整装置 |
CN101001199A (zh) * | 2006-01-11 | 2007-07-18 | 中兴通讯股份有限公司 | 一种高速多位并行数据总线的数据处理方法 |
-
2011
- 2011-09-23 CN CN201110284476.9A patent/CN102394808B/zh active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1722654A (zh) * | 2004-12-31 | 2006-01-18 | 杭州华为三康技术有限公司 | 以太网设备时钟调整装置 |
CN101001199A (zh) * | 2006-01-11 | 2007-07-18 | 中兴通讯股份有限公司 | 一种高速多位并行数据总线的数据处理方法 |
Also Published As
Publication number | Publication date |
---|---|
CN102394808A (zh) | 2012-03-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9742514B2 (en) | Method, apparatus, and system for generating timestamp | |
CN111934802A (zh) | 用于多通道端口的高精度时间戳记 | |
US7773606B2 (en) | Timing distribution within a network element while supporting multiple timing domains | |
US6864722B2 (en) | Phase detector for a programmable clock synchronizer | |
US8090971B2 (en) | Data recovery architecture (CDR) for low-voltage differential signaling (LVDS) video transceiver applications | |
WO2016119525A1 (zh) | 数据弹***互综合总线*** | |
CN105116830B (zh) | 一种plc控制***以及plc扩展总线实现方法 | |
CN100479361C (zh) | 同步媒介访问控制器 | |
CN105573949A (zh) | Vpx架构具有jesd204b接口的采集处理电路 | |
US8909820B2 (en) | Data transmission methods and hub devices utilizing the same | |
CN104378114A (zh) | 一种实现多通道模数转换器同步的方法 | |
CN101951313A (zh) | 一种基于fpga的sfi4.1装置 | |
CN102394808B (zh) | 以太网串行介质无关接口相位适配和帧对齐的方法及装置 | |
Bhadra et al. | A low power UART design based on asynchronous techniques | |
CN102916758A (zh) | 以太网时间同步装置和网络设备 | |
US8995596B1 (en) | Techniques for calibrating a clock signal | |
CN113960682A (zh) | 一种基于fpga的多通道数字相关器及其相关方法 | |
EP3106995B1 (en) | Techniques for providing data rate changes | |
CN107508648A (zh) | 基于设备功能分类的时间触发以太网分步时间同步策略 | |
CN106850178B (zh) | 多路高速串行图像数据的传输*** | |
CN105515610A (zh) | 一种数字接收机模块及其信号处理方法与射频卡布线方法 | |
US7694176B2 (en) | Fault-tolerant computer and method of controlling same | |
CN102754407B (zh) | 串行接收机及其方法与通信*** | |
CN110852026B (zh) | 一种fpga及其时序收敛方法 | |
CN103840934A (zh) | 一种基于时钟自动恢复的开销传递方法及装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant |