CN102376348A - 一种低功耗的动态随机存储器 - Google Patents

Abstract

本发明涉及一种低功耗的动态随机存储器，属于集成电路设计技术领域。所述动态随机存储器包括地址输入缓冲寄存器、行地址译码器、列地址译码器、存储阵列分组、灵敏放大器、读写控制电路、输入缓冲器、输出锁存器、输出缓冲器、刷新控制电路、时钟发生器、存储阵列分组加电/断电状态控制寄存器和存储阵列分组加电/断电电路。本发明低功耗的动态随机存储器在芯片加电时，存储阵列分组、灵敏放大器并不全是处于工作状态，而是受到存储阵列分组加电/断电状态控制寄存器的控制，从而可以实现动态随机存储器的低功耗。

Description

一种低功耗的动态随机存储器

技术领域

本发明涉及存储器领域，尤其涉及一种低功耗的动态随机存储器。

背景技术

动态随机存储器在***级芯片集成电路(SOC)中占据了主要面积，其功耗占据了SOC功耗的大部分。为了有效地降低SOC的功耗，必须有效地降低片上动态随机存储器的功耗。图1为传统的动态随机存储器的结构示意图。如图1所示，传统的动态存储器包括地址输入缓冲寄存器、行地址译码器、列地址译码器、存储阵列、灵敏放大器、读写控制电路、输入缓冲器、输出锁存器、输出缓冲器、刷新控制电路、时钟发生器，芯片加电时，它们均处于工作状态。动态随机存储器加电时，所有这些地址译码器、灵敏放大器、存储阵列、刷新电路和读写控制电路等均处于工作状态。事实上，对于没有写入数据的存储器阵列分组(Bank)或者是所存数据无用的存储器阵列分组及***电路同样处于工作状态，产生了没有必要的功耗。

发明内容

本发明的目的是为了有效地降低动态随机存储器的功耗，该存储器可以让没有写入数据的存储器阵列分组或者是所存数据无用的存储器阵列分组及其专有的***电路处于断电状态；存储器刷新时跳过这些存储阵列分组；同时对应的地址译码和灵敏读放电路处于断电状态，从而有效地降低动态随机存储器的功耗。

本发明解决上述技术问题的技术方案如下：一种低功耗的动态随机存储器包括地址输入缓冲寄存器、行地址译码器、列地址译码器、存储阵列分组、灵敏放大器、读写控制电路、输入缓冲器、输出锁存器、输出缓冲器、刷新控制电路、时钟发生器、存储阵列分组加电/断电状态控制寄存器和存储阵列分组加电/断电电路；所述地址输入缓冲寄存器分别与行地址译码器、列地址译码器及读写控制电路相连；所述行地址译码器和列地址译码器均与所述存储阵列分组相连，所述存储阵列分组和灵敏放大器相连，所述灵敏放大器和读写控制电路相连，所述读写控制电路分别与输入缓冲器和输出锁存器相连，所述输出锁存器和输出缓冲器相连，所述刷新控制电路和存储阵列分组相连，所述时钟发生器用于为动态随机存储器提供时钟信号，所述动态随机存储器还包括存储阵列分组加电/断电状态控制寄存器、存储阵列分组加电/断电开关电路和灵敏放大器加电/断电开关电路，所述刷新控制电路分别与存储阵列分组和存储阵列分组加电/断电状态控制寄存器相连，所述存储阵列分组加电/断电状态控制寄存器分别与存储阵列分组加电/断电开关电路和灵敏放大器加电/断电开关电路相连，述存储阵列分组加电/断电状态控制寄存器用于通过存储阵列分组加电/断电开关电路和灵敏放大器加电/断电开关电路分别控制存储阵列分组及灵敏放大器的加电/断电状态。

在上述技术方案的基础上，本发明还可以做如下改进。

进一步，所述存储阵列分组通过存储阵列分组加电/断电开关电路和电源相连，所述存储阵列分组加电/断电开关电路用于在存储阵列分组加电/断电状态控制寄存器的控制下闭合或者开启。

进一步，所述灵敏放大器通过灵敏放大器加电/断电开关电路和电源相连，所述灵敏放大器加电/断电开关电路用于在存储阵列分组加电/断电状态控制寄存器的控制下闭合或者开启。

进一步，所述刷新控制电路包括加法器、锁存器、比较器和缓冲器，所述加法器和锁存器相连，所述锁存器和比较器相连，所述缓冲器分别与加法器和比较器相连；所述加法器用于对前次刷新的地址作加1操作，所述锁存器用于将经过加法器加1操作后的地址在内部刷新时钟的上升沿进行锁定并输出，所述比较器用于将经过加法器加1操作后的地址和断电存储阵列分组内的字节地址区间进行比较，并在加1操作后的地址和断电存储阵列分组内的字节地址区间没有重合的情况下使能缓冲器输出与断电存储阵列分组内字节地址区间不重合的待刷新存储字节的地址，供刷新对应存储字节使用。

进一步，所述存储阵列分组加电/断电状态控制寄存器包括存储阵列分组译码器、存储阵列特定字节译码器、二选一选择器、存储阵列分组加电/断电状态控制寄存器的位存储单元、动态随机存储位的写控制电路、存储阵列分组中的字节的存储单元、逻辑或门和逻辑与门；所述存储阵列分组译码器用于根据输入的存储器地址产生控制该地址对应的存储阵列分组的加电/断电信号寄存器写操作、直接将信号“1”写入控制寄存器、并将控制寄存器的位值写入特定存储字节位的信号；所述存储阵列特定字节译码器用于根据输入的存储器地址产生控制该地址对应的存储阵列分组的加电/断电信号寄存器写操作、将特定字节位的当前位值写入控制寄存器的信号；所述二选一选择器用于在存储阵列分组译码器输出为“1”时将“1”信号输入到对应的存储阵列分组加电/断电控制状态控制寄存器位的输入端、在存储阵列特定字节译码器输出为“1”且存储器写操作信号有效时将对应的存储阵列分组中的特定字节位的当前值输入到对应的存储阵列分组加电/断电控制状态控制寄存器位的输入端；所述存储阵列分组加电/断电状态控制寄存器的位存储单元和存储阵列中的特定字节位单元相互映射，所述动态随机存储位的写控制电路用于在对应存储阵列分组译码器的输出为“1”时，将对应存储阵列分组加电/断电状态控制寄存器的位存储单元的位值写入对应的存储阵列分组中的字节存储位单元；所述存储阵列分组中的字节存储位和存储阵列分组加电/断电状态控制寄存器的位存储单元相互映射；所述逻辑或门用于在对应存储阵列分组译码器的输出为“1”或对应存储阵列特定字节译码器输出为“1”且存储器写操作信号有效时，将二选一选择器的输出写入对应的存储阵列分组加电/断电状态控制寄存器的位存储单元；所述逻辑与门用于在对应存储阵列特定字节译码器输出为“1”且存储器写操作信号有效时，控制二选一选择器选择存储阵列分组的字节存储位值作为其输出、控制将前级选择器的输出写入对应的存储阵列分组加电/断电状态控制寄存器的位存储单元；所述存储阵列分组译码器分别与二选一选择器、逻辑或门和动态随机存储位的写控制电路相连，所述存储阵列特定字节译码器和逻辑与门相连，所述逻辑与门分别与二选一选择器和逻辑或门相连，所述逻辑或门和存储阵列分组加电/断电状态控制寄存器的位存储单元相连，所述二选一选择器和存储阵列分组加电/断电状态控制寄存器的位存储单元相连，所述存储阵列分组加电/断电状态控制寄存器的位存储单元和动态随机存储位的写控制电路相连，所述动态随机存储位的写控制电路和存储阵列分组中的字节存储位相连，所述存储阵列分组中的字节存储位和二选一选择器相连。

本发明的有益效果是：本发明动态随机存储器引入存储器阵列分组加电/断电状态控制寄存器，可以记录和控制存储阵列各分组的加电/断电状态，该寄存器的每一位控制一个对应的存储阵列分组，可以间接地按位读写操作，对对应的存储阵列分组的加电(位值为1)和断电(位值为0)进行控制；地址线数据有效时自动设定对应存储阵列分组的加电/断电状态控制寄存器位值为1；仅在对应存储器阵列分组内的数据处于有效状态时该存储器阵列分组处于加电状态，存储器阵列分组内的无数据或现有数据将来不再使用的情况下该存储器阵列分组的处于断电状态，存储器阵列分组的加电/断电受控于存储器阵列分组加电/断电状态控制寄存器的位值；与传统存储器刷新控制严格按存储字节的地址递增方式刷新不同，新的存储器刷新控制会自动跳过处于断电状态的存储器阵列分组的所覆盖的全部存储字节的地址，在不改变刷新频率的条件下，以降低与存储器阵列刷新相关的功耗。在没有存储器阵列分组处于加电状态时，存储器刷新控制模块停止对存储阵列的刷新工作，以降低与存储器阵列刷新相关的功耗。

附图说明

图1为传统的动态随机存储器的结构示意图；

图2为本发明动态随机存储器的结构示意图；

图3为本发明动态随机存储器工作状态示意图；

图4为本发明刷新控制电路的结构示意图；

图5为本发明存储阵列分组的连接示意图；

图6为本发明灵敏放大器组的连接示意图；

图7为本发明存储阵列分组加电/断电状态控制寄存器的结构示意图；

图8为本发明存储阵列分组加电/断电状态控制寄存器的位与存储阵列的分组对应关系示意图；

图9为本发明存储整列中的特定的若干字节存储值位直接映像存储阵列分组加电/断电状态控制寄存器的示意图；

图10为本发明中读写地址有效确定了读写对象所在的存储阵列分组地址，将存储阵列分组对应的加电/断电状态控制寄存器的位值设置为1，并进一步将该值映像到存储阵列中对应的存储单元的示意图；

图11为本发明中向存储阵列特定分组的特定字节的特定位写值，该位的值自动映像到加电/断电状态控制寄存器的对应位的示意图。

具体实施方式

以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。

图2为本发明动态随机存储器的结构示意图。如图2所示，与传统动态随机存储器不同之处在于，本发明动态随机存储器还包括存储阵列分组加电/断电状态控制寄存器和存储阵列分组加电/断电电路，存储阵列分组及灵敏放大器的加电/断电状态通过该寄存器控制存储阵列分组加电/断电电路实现。另外，本发明还修改了刷新控制电路。因此，与现有动态随机存储器的架构不同的是，芯片加电时，存储阵列、灵敏放大器并不全是处于工作状态，而是受到控制以实现低功耗。

现有动态存储器的两个有效工作状态：读写状态和刷新状态。在读写状态结束或没有读写操作的情况下(空闲)存储器进入刷新状态；在接到外部读写操作请求时退出刷新状态进入读写状态。在刷新状态，内部刷新时钟控制计数器加1，然后输出待刷新存储字节的地址。现有动态存储器中存储阵列刷新控制电路基于固定递增计数器产生新的刷新字节的地址，电路由一个加法器和一个锁存器组成，加法器对上一回刷新的地址作加1操作，其和在内部刷新时钟的上升沿被锁存器锁定，作为待刷新存储字节的地址，供刷新对应存储字节使用。

图3为本发明动态随机存储器工作状态示意图。如图3所示，本发明动态存储器的两个有效工作状态：读写状态和刷新状态。在读写状态结束或没有读写操作的情况下(空闲)存储器进入刷新状态；在接到外部读写操作请求时退出刷新状态进入读写状态。在刷新状态，内部刷新时钟控制计数器加1，但只有在结果不与处于断电状态的存储阵列分组内的字节地址重合时才被输出为待刷新存储字节的地址。

图4为本发明刷新控制电路的结构示意图。如图4所示，本发明动态随机存储器中存储阵列刷新控制电路由加法器、锁存器、比较器、缓冲器等组成。加法器和锁存器在内部刷新时钟的上升沿输出加1计数结果；比较器对加1计数结果和断电存储阵列分组内的字节地址区间进行比较，在加1计数结果和断电存储阵列分组内的字节地址区间没有重合的情况下使能缓冲器输出与断电存储阵列分组内字节不重合的待刷新存储字节的地址，供刷新对应存储字节使用。

在传统的存储器中，存储阵列分组直接连接电源，不论该分组是否处于有效工作状态或是否有必要处于工作状态，均处于供电工作状态。图5为本发明存储阵列分组的连接示意图。如图5所示，在本发明的存储器中，存储阵列分组i不直接连接电源，它们与电源通过加电/断电开关连接，该加电/断电开关受控于存储阵列分组加电/断电状态控制寄存器中对应于该存储器分组的寄存器位的位值。该位值为1时，存储阵列分组i连接电源，处于加电工作状态；该位值为0时，存储阵列分组i与电源之间的连接断开，处于断电状态达到节电以降低功耗的目的。

在传统的存储器中，存储阵列分组的专有灵敏放大器(组)直接连接电源，不论该分组是否处于有效工作状态，均处于供电工作状态。图6为本发明灵敏放大器组的连接示意图。如图6所示，在本发明的存储器中，存储阵列分组i的专有灵敏放大器(组)i不直接连接电源，它们与电源通过加电/断电开关连接，该加电/断电开关受控于存储阵列分组加电/断电状态控制寄存器中对应于该存储器分组的寄存器位的位值。该位值为1时，存储阵列分组i的专有灵敏放大器(组)i接连接电源，处于加电工作状态；该位值为0时，存储阵列分组i的专有灵敏放大器(组)i与电源之间的连接断开，处于断电状态，达到节电以实现低功耗。

图7为本发明存储阵列分组加电/断电状态控制寄存器的结构示意图。存储器阵列分组加电/断电状态控制寄存器和存储器阵列特定地址的若干字节互为映射：存储器阵列分组加电/断电状态控制可以通过存储器读写操作输入的地址通过存储阵列分组译码器自动激活，存储阵列分组译码器根据输入的存储器地址产生控制该地址对应的存储阵列分组的加电/断电信号寄存器写操作信号，对应的存储阵列分组译码器输出为“1”，促使二选一选择器直接将其输入端的信号“1”送至对应的存储阵列分组加电/断电状态控制寄存器的位存储单元单元的输入端，同时存储阵列分组译码器的输出“1”使逻辑或门输出“1”，进一步控制将二选一选择器的输出“1”写入到对应的存储阵列分组加电/断电状态控制寄存器的位存储单元单元，同时该置位操作将存储器阵列分组加电/断电状态控制寄存器的位值1写入到存储器阵列特定字节的对应位存储单元，存储阵列分组译码器输出“1”促使对应的动态随机存储位的写控制电路将存储器阵列分组加电/断电状态控制寄存器的位值写入对应的存储器阵列特定字节位存储单元；通过存储器写操作向存储器阵列特定地址的字节位写入0或1，存储器阵列分组加电/断电状态控制寄存器和存储器阵列特定地址的若干字节之间的映射控制电路会在这个协操作信号的控制下将这个0或1写入对应的存储器阵列分组加电/断电状态控制寄存器位存储单元，从而控制存储器阵列分组的断电(0)和加电(1)。可见，这种存储器阵列分组加电/断电状态控制寄存器和存储器阵列特定地址的若干字节互为映射为外部程序控制动态随机存储器的功耗提供了接口。这样，外部程序可以在退出一个存储阵列分组的使用时通过写一个特定的字节位使该存储阵列分组和它专有的灵敏放大器(组)断电从而降低存储器的功耗。

如图7所示，当存储器输入读写操作的字节地址时，存储阵列分组译码器输出逻辑1确定置位的动态随机存储器的存储阵列分组加电/断电状态控制寄存器的位存储单元单元，该高电平输入到逻辑或门使之产生输出逻辑1，该逻辑1使能存储阵列分组加电/断电状态控制寄存器的位存储单元的写操作；存储阵列分组译码器输出逻辑1使能二选一选择器输出逻辑1，该逻辑1在存储阵列分组加电/断电状态控制寄存器的位存储单元的写使能信号控制下写入寄存器位的存储单元，从而实现存储阵列分组加电/断电状态控制寄存器的位存储单元的置位。在存储阵列分组译码器输出继续保持逻辑1使能动态随机存储位的写控制电路将寄存器位的存储单元内的逻辑1写入存储阵列分组中的字节位存储单元，实现从寄存器位存储单元到存储阵列分组中字节位存储单元的映射。

当存储器写操作存储阵列内若干特定字节时，存储阵列特定字节译码器输出逻辑1，该逻辑1与存储器的写信号(假设有效电平为逻辑1)通过逻辑与门输出逻辑1，该逻辑1使二选一选择器选择来自存储阵列分组中字节位存储单元的信号到存储阵列分组加电/断电状态控制寄存器的位存储单元的存储单元输入端；逻辑与门输出逻辑1使逻辑或门输出逻辑1使能存储阵列分组加电/断电状态控制寄存器的位存储单元的写操作。这样存储阵列分组中字节位存储单元的数据就写入到存储阵列分组加电/断电状态控制寄存器的位存储单元，实现了存储阵列分组中字节位存储单元到存储阵列分组加电/断电状态控制寄存器的位存储单元的映射。

在存储阵列分组译码器输出为逻辑0与存储阵列特定字节译码器输出为0时，存储阵列分组加电/断电状态控制寄存器的位存储单元的写使能端为逻辑低电平，因此不对该存器位存储单元进行写操作。在存储阵列分组译码器输出为逻辑0时，动态随机存储位的写控制电路使能输入端为逻辑0，写控制电路不能向存储阵列字节的位单元写入任何数据。

存储阵列中的特定的若干字节的位置一般选择为存储器中最后一个存储阵列分组的最后若干字节。

如图8所示，存储阵列分组加电/断电状态控制寄存器的位数与存储阵列的分组数一致，每一位对应控制一个存储阵列分组和对应的专有灵敏放大器(组)；在从/向存储器读/写数据时存储阵列分组译码器根据地址译码使能对应寄存器位的写使能，同时使能特定动态随机存储位的写控制电路，将寄存器位的内容写入特定动态随机存储位。

如图9所示，存储整列中的特定的若干字节(与存储阵列的分组数一致)的存储值直接映像存储阵列分组加电/断电状态控制寄存器，程序通过向存储阵列的这些字节写入特定的值可以控制具体存储阵列的加电或断电，从而实现低功耗控制。

如图10所示，读写地址有效确定了读写对象所在的存储阵列分组地址，将存储阵列分组对应的加电/断电状态控制寄存器的位值设置为1。若原来的位值与新的位值不一致，则进一步将该值映像到存储阵列中对应的存储单元。

如图11所示，向存储阵列特定分组的特定字节的特定位写值，该位的值自动映像到加电/断电状态控制寄存器地对应位，从而控制对应存储阵列分组的加电/断电，实现低功耗存储阵列。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (5)

1.一种低功耗的动态随机存储器，所述动态随机存储器包括地址输入缓冲寄存器、行地址译码器、列地址译码器、存储阵列分组、灵敏放大器、读写控制电路、输入缓冲器、输出锁存器、输出缓冲器、刷新控制电路和时钟发生器；所述地址输入缓冲寄存器分别与行地址译码器、列地址译码器及读写控制电路相连；所述行地址译码器和列地址译码器均与所述存储阵列分组相连，所述存储阵列分组和灵敏放大器相连，所述灵敏放大器和读写控制电路相连，所述读写控制电路分别与输入缓冲器和输出锁存器相连，所述输出锁存器和输出缓冲器相连，所述刷新控制电路和存储阵列分组相连，所述时钟发生器用于为动态随机存储器提供时钟信号，其特征在于，所述动态随机存储器还包括存储阵列分组加电/断电状态控制寄存器、存储阵列分组加电/断电开关电路和灵敏放大器加电/断电开关电路，所述刷新控制电路分别与存储阵列分组和存储阵列分组加电/断电状态控制寄存器相连，所述存储阵列分组加电/断电状态控制寄存器分别与存储阵列分组加电/断电开关电路和灵敏放大器加电/断电开关电路相连，所述存储阵列分组加电/断电状态控制寄存器用于通过存储阵列分组加电/断电开关电路和灵敏放大器加电/断电开关电路分别控制存储阵列分组及灵敏放大器的加电/断电状态。

2.根据权利要求1所述的低功耗的动态随机存储器，其特征在于，所述存储阵列分组通过存储阵列分组加电/断电开关电路和电源相连，所述存储阵列分组加电/断电开关电路用于在存储阵列分组加电/断电状态控制寄存器的控制下闭合或者开启。

3.根据权利要求1所述的低功耗的动态随机存储器，其特征在于，所述灵敏放大器通过灵敏放大器加电/断电开关电路和电源相连，所述灵敏放大器加电/断电开关电路用于在存储阵列分组加电/断电状态控制寄存器的控制下闭合或者开启。

4.根据权利要求1所述的低功耗的动态随机存储器，其特征在于，所述刷新控制电路包括加法器、锁存器、比较器和缓冲器，所述加法器和锁存器相连，所述锁存器和比较器相连，所述缓冲器分别与加法器和比较器相连；所述加法器用于对前次刷新的地址作加1操作，所述锁存器用于将经过加法器加1操作后的地址在内部刷新时钟的上升沿进行锁定并输出，所述比较器用于将经过加法器加1操作后的地址和断电存储阵列分组内的字节地址区间进行比较，并在加1操作后的地址和断电存储阵列分组内的字节地址区间没有重合的情况下使能缓冲器输出与断电存储阵列分组内字节地址区间不重合的待刷新存储字节的地址，供刷新对应存储字节使用。

5.根据权利要求1所述的低功耗的动态随机存储器，其特征在于，所述存储阵列分组加电/断电状态控制寄存器包括存储阵列分组译码器、存储阵列特定字节译码器、二选一选择器、存储阵列分组加电/断电状态控制寄存器的位存储单元、动态随机存储位的写控制电路、存储阵列分组中的字节的位存储单元、逻辑或门和逻辑与门；所述存储阵列分组译码器用于根据输入的存储器地址产生控制该地址对应的存储阵列分组的加电/断电信号寄存器写操作、直接将信号“1”写入控制寄存器、并将控制寄存器的位值写入特定存储字节位的信号；所述存储阵列特定字节译码器用于根据输入的存储器地址产生控制该地址对应的存储阵列分组的加电/断电信号寄存器写操作、将特定字节位的当前位值写入控制寄存器的信号；所述二选一选择器用于在存储阵列分组译码器输出为“1”时将“1”信号输入到对应的存储阵列分组加电/断电控制状态控制寄存器的位存储单元的输入端、在存储阵列特定字节译码器输出为“1”且存储器写操作信号有效时将对应的存储阵列分组中的特定字节位的当前值输入到对应的存储阵列分组加电/断电控制状态控制寄存器的位存储单元的输入端；所述存储阵列分组加电/断电状态控制寄存器的位存储单元和存储阵列中的特定字节位单元相互映射，所述动态随机存储位的写控制电路用于在对应存储阵列分组译码器的输出为“1”时，将对应存储阵列分组加电/断电状态控制寄存器的位存储单元的位值写入对应的存储阵列分组中的字节存储位单元；所述存储阵列分组中的字节存储位和存储阵列分组加电/断电状态控制寄存器的位存储单元相互映射；所述逻辑或门用于在对应存储阵列分组译码器的输出为“1”或对应存储阵列特定字节译码器输出为“1”且存储器写操作信号有效时，将二选一选择器的输出写入对应的存储阵列分组加电/断电状态控制寄存器的位存储单元；所述逻辑与门用于在对应存储阵列特定字节译码器输出为“1”且存储器写操作信号有效时，控制二选一选择器选择存储阵列分组的字节存储位值作为其输出、控制将前级选择器的输出写入对应的存储阵列分组加电/断电状态控制寄存器的位存储单元；所述存储阵列分组译码器分别与二选一选择器、逻辑或门和动态随机存储位的写控制电路相连，所述存储阵列特定字节译码器和逻辑与门相连，所述逻辑与门分别与二选一选择器和逻辑或门相连，所述逻辑或门和存储阵列分组加电/断电状态控制寄存器的位存储单元相连，所述二选一选择器和存储阵列分组加电/断电状态控制寄存器的位存储单元相连，所述存储阵列分组加电/断电状态控制寄存器的位存储单元和动态随机存储位的写控制电路相连，所述动态随机存储位的写控制电路和存储阵列分组中的字节存储位相连，所述存储阵列分组中的字节存储位和二选一选择器相连。

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