CN102349111B

CN102349111B - 串行非易失性存储器的增强的可寻址性

Info

Publication number: CN102349111B
Application number: CN200880132558.8A
Authority: CN
Inventors: 普尔纳·卡利; 克里斯·比布; 托马索·泽里利; 拉法埃莱·布法诺; 桑德拉·洛斯帕洛蒂; 马尔科·吉比拉罗
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 2008-12-30
Filing date: 2008-12-30
Publication date: 2015-08-05
Anticipated expiration: 2028-12-30
Also published as: EP2382637A4; JP2012514247A; KR20120001720A; EP2382637B1; WO2010076600A1; US8607028B2; US20120011304A1; JP5832901B2; KR101620128B1; CN102349111A; EP2382637A1

Abstract

用于提供串行非易失性存储器装置的增强的可寻址性的实例性实施例可包括至少部分地基于扩充地址值及地址来存取存储位置，所述扩充地址值用以从多个存储位置中识别一存储位置子集，所述地址用以在所述存储位置子集内识别所述存储位置。

Description

串行非易失性存储器的增强的可寻址性

技术领域

本文中所揭示的标的物可涉及非易失性存储器装置，且更特定来说可涉及增强串行快闪存储器装置的可寻址性。

背景技术

包含快闪存储器装置的非易失性存储器装置可存在于各种各样的电子装置中。特定来说，快闪存储器装置可用于计算机、数码相机、蜂窝式电话、个人数字助理等中。对于许多应用，快闪存储器装置可存储将在处理器上执行的指令，且在这些应用中的至少一些应用中，所述处理器可从快闪存储器装置中提取指令，例如在就地执行(XiP)实施方案中。对于这些应用及其它应用，快闪存储器地址的范围及因此可由处理器或其它***组件存取的快闪存储器存储容量可影响可受益于快闪存储器的可能应用的范围。

附图说明

在说明书的结束部分中特别指出且明确主张所主张的标的物。然而，关于组织及/或操作方法连同其目标、特征及/或优点两者，可通过参考结合附图阅读的以下详细说明来最佳地理解此两者，附图中：

图1是包含串行快闪存储器装置的计算平台的实例性实施例的框图；

图2是描绘经配置以用于单输入及单输出操作的串行快闪存储器装置的实例性实施例的框图；

图3是实例性串行***接口读取操作的图示；

图4是串行快闪存储器存储单元的实例性实施例的框图；且

图5是用于增强串行快闪存储器装置的可寻址性的方法的实例性实施例的流程图。

在以下详细说明中参考形成本文一部分的附图，其中通篇中相似编号可指明相似部件以指示对应或类似元件。将了解，为使图解说明简单及/或清晰起见，图中所图解说明的元件未必是按比例绘制。例如，为清晰起见，可相对于其它元件扩大一些元件的尺寸。此外，应理解可利用其它实施例。此外，可在不背离所主张标的物的范围的情况下做出结构或逻辑改变。还应注意，方向或参考(举例来说，向上、向下、顶部、底部等等)可用来促进图式的论述而并非打算限制所主张标的物的应用。因此，不应将以下详细说明视为限制所主张标的物或其等效物的范围。

具体实施方式

在以下详细说明中，阐述众多特定细节以提供对所主张标的物的透彻理解。然而，所属领域的技术人员将理解可在不存在这些特定细节的情况下实践所主张的标的物。在其它情况下，未详细地描述所属领域的技术人员将知晓的方法、设备或***以便不混淆所主张的标的物。

本说明书通篇对“一个实施例”或“一实施例”的提及可意指结合特定实施例描述的特定特征、结构或特性可包含在所主张标的物的至少一个实施例中。因此，在本说明书通篇的各个地方中短语“在一个实施例中”或“一实施例”的出现未必打算指代相同实施例或所描述的任何一个特定实施例。此外，应理解，所描述的特定特征、结构或特性可以各种方式组合在一个或一个以上实施例中。当然，一般来说，这些及其它问题可随特定使用上下文变化。因此，这些术语的描述或使用的特定上下文可提供关于将针对所述上下文作出的推论的有益引导。

同样地，如本文中所使用的术语“及”、“及/或”和“或”可包含还预期至少部分地取决于其中使用此些术语的上下文的各种含义。通常，在用于使例如A、B或C的列表相关联的情况下，“或”以及“及/或”打算意指A、B及C(此处以包含意义使用)以及A、B或C(此处以互斥意义使用)。另外，如本文中所使用的术语“一个或一个以上”可用来以单数形式描述任一特征、结构或特性或者可用来描述特征、结构或特性的某一组合。但是，应注意此仅为说明性实例且所主张的标的物并不限于此实例。

以下详细说明的一些部分是就对存储于计算平台存储器(例如计算机存储器)内的数据位或二进制数字信号的操作的算法或符号表示方面来呈现的。这些算法描述或表示为数据处理领域的技术人员用来将其工作的实质传达给所属领域的其它技术人员的技术的实例。本文提供一种算法，且其通常被视为通向所要结果的自相容操作或类似处理序列。在此上下文中，操作或处理涉及对物理数量的物理操纵。通常(但未必)，此些数量可呈能够存储、传送、组合、比较或以其它方式加以操纵的电信号或磁信号的形式。已证明，主要出于常见用法的原因，将此些信号称作位、数据、值、元素、符号、字符、项、数字、编号等有时较方便。然而，应理解，所有这些或类似术语将与适当物理数量相关联且仅为方便的标示。除非另有具体说明，从以下论述显而易见，应了解本说明书论述通篇中利用例如“处理”、“计算”、“运算”、“确定”等术语是指代计算平台

(例如计算机或类似电子计算装置)的动作或过程，所述计算平台操纵或变换表示为所述计算平台的存储器、寄存器或其它信息存储装置、传输装置或显示装置内的物理电子或磁性数量的数据。此外，除非另有具体说明，否则本文中参考流程图或以其它方式描述的过程还可由此计算平台整体地或部分地执行及/或控制。

如上文所论述，对于许多应用，快闪存储器装置可存储将在处理器上执行的指令，且在这些应用中的至少一些应用中，所述处理器可从快闪存储器装置中提取指令，例如在就地执行(XiP)实施方案中。如本文中所使用，术语“就地执行”连同其缩写“XiP”与从长期存储装置(例如，快闪存储器)中提取指令而非从中间存储装置(例如，动态随机存取存储器(DRAM))中提取指令的处理器有关。

快闪存储器的特征可至少部分地在于电可擦除及可编程的能力，且可用于各种各样的电子装置类型中，包含(但不限于)：数码相机、蜂窝式电话、个人数字助理、便携式导航装置、便携式音乐播放器、笔记本计算机、桌上型计算机等，此处仅举几个实例。此外，快闪存储器装置可包括并行数据接口或串行接口。在至少一些情况下，并行接口可至少部分地由于输入/输出端子数目的增加而允许相对良好的数据吞吐量。另一方面，串行接口可至少部分地由于输入/输出端子数目的减小而提供减小的成本。串行快闪存储器装置可通常以24位地址来寻址，总共16M的存储位置。对于字节宽的装置，总存储容量可包括最大128Mb。对于XiP应用及其它应用，典型串行快闪存储器装置的相对受限制的地址范围及存储容量可影响可受益于串行快闪存储器技术的应用的范围。

由于***设计者力图提供增加的性能同时减少成本，因此增强串行快闪存储器装置的可寻址性可为有利的。在不修改标准串行***互连(SPI)协议(其需要8位指令代码及24位地址)的情况下增强可寻址性也可为有利的。此协议改变将需要芯片制造商(例如)修改其装置以适应大于24位地址。本文中所描述的实施例可在不需要对SPI协议的改变的情况下增强串行快闪存储器装置的可寻址性及因此最大存储容量。此外，虽然本文中所描述的实施例可是指串行快闪存储器装置，但所主张的标的物的范围并不受如此限制。其它实施例可利用其它类型的非易失性存储器，包含(但不限于)只读存储器(ROM)、相变存储器(PCM)等，此处仅举几个实例。

图1是包括处理器110及串行快闪存储器200的计算平台100的实例性实施例的框图。对于此实例，存储器200借助串行***接口(SPI)115耦合到处理器110，如下文更全面地论述。对于一个或一个以上实施例，串行快闪存储器200可包括控制单元226及扩充地址寄存器224。存储器200还可包括存储区域400，存储区域400包括多个存储位置。此外，存储器200可存储可包括用于各种各样的可能操作***及/或应用程序中的任一者的代码的指令222。所述指令可由处理器110执行。注意，对于此实例，处理器110及存储器200被配置为就地执行(XiP)类型实施方案，其中处理器110可直接从长期存储装置中提取指令。

对于一个或一个以上实施例，控制单元226可从处理器110接收一个或一个以上信号且可产生一个或一个以上内部控制信号以执行包含处理器110可借以存取指令222(举例来说)的数据读取操作的若干个操作中的任一者。如本文中所使用，术语“控制单元”打算包含在命令序列与快闪存储器装置有关时对所述命令序列的管理或执行中所涉及的任何电路或逻辑。

如本文中所使用的术语“计算平台”是指包含处理或存储呈信号形式的数据的能力的***或装置。因此，在此上下文中，计算平台可包括硬件、软件、固件及/或其任一组合。如图1中所描绘的计算平台100仅为一个此种实例，且所主张的标的物的范围在这些方面不受限制。对于一个或一个以上实施例，计算平台可包括各种各样的数字电子装置中的任一者，包含(但不限于)：个人桌上型或笔记本计算机、高清晰度电视、数字通用光盘(DVD)播放器或记录器、游戏控制台、***接收器、蜂窝式电话、个人数字助理、移动音频或视频回放或记录装置等等。此外，除非另有具体说明，否则本文中参考流程图或以其它方式描述的过程还可由计算平台整体地或部分地执行或控制。对于本文中所描述的实例性实施例，计算平台100可包括蜂窝式电话，但同样所主张的标的物的范围不受如此限制。

如上文所提及，对于一实施例，处理器110可借助串行***接口115耦合到串行快闪存储器200。对于一实施例，术语“串行***接口”是指一些电子装置中的组件之间的串行通信的实际标准。SPI 115可包括如下文将更全面论述的若干种信号，包含时钟信号、输入/输出信号及从选择信号。如下文所论述，图2描绘在SPI 115与串行快闪存储器装置200有关时SPI 115的一种实例性操作模式。对于图2的实例，描绘单输入/单输出操作模式。然而，此仅为实例性操作模式，且所主张的标的物的范围在这方面不受限制。其它可能操作模式可包含(但不限于)双输入/输出接口操作及四输入/输出接口操作。

对于一个或一个以上实施例，存储装置400可被组织成多个存储位置子集。对于实例性实施例，个别子集可由存储于扩充地址寄存器224中的扩充地址值识别。对于此实例，具有经识别子集的存储位置可由从处理器110接收的地址识别。如下文更全面地论述，与SPI兼容的地址可包括24个位。通常，24位地址将能够识别最大16M的存储位置。然而，如果结合扩充地址寄存器224使用，那么可寻址大于16M的存储位置。对于使用8位扩充地址寄存器的实施例且假定字节宽的存储位置，最大可寻址存储器空间可达到32Gb。在维持SPI协议的24位地址的同时增加可寻址存储器空间可使得***设计者能够在其中需要较大的存储器空间的应用中利用串行快闪存储器装置。当然，本文中所描述的存储器组织仅为实例，且所主张的标的物的范围在这些方面不受限制。此外，SPI协议仅为实例性协议，且同样，所主张的标的物的范围不受如此限制。

图2是经配置以用于单输入/输出(I/O)接口操作的串行快闪存储器装置的实例性实施例的框图。串行快闪存储器200可包括待耦合到电源的端子Vcc及也可耦合到电源但在其它配置中还可具有其它用途的端子Vpp，如下文所论述。存储器200还可包含可提供到接地信号的电连接的端子Vss。对于此实例，串行快闪存储器200还可包括数据输入端子DI 211及数据输出端子DO 212以及复位#信号端子201、时钟C信号端子203及从(S#)信号205。如果串行快闪存储器200正以单输入单输出模式操作，那么可经由DI 211将信息移位到存储器中，且可经由DO 212将信息移位出所述存储器。对于一个或一个以上实施例，端子201可用于其它用途，举例来说，包含(但不限于)保持#信号。当然，所主张的标的物的范围在这方面不受限制。

图3描绘针对一个或一个以上实施例与SPI协议兼容的实例性命令序列。对于一实施例，SPI命令序列可以单字节命令代码开始，所述代码可以S#205的下降沿起始。可将8位命令代码锁存到DI 211中，对于实例性实施例，C 203的上升沿上首先为最高有效位(MSB)。取决于特定命令代码，命令代码之后可为额外地址字节，之后为虚拟字节及/或数据字节。命令的输入循环的总数目取决于特定命令代码。此外，对于此实例，可将地址位锁存于DI 211处C的上升沿上。此外，将未定义(无关)数据移位到DI 211上期间的循环可称作虚拟时钟循环。此外，对于一实施例，如同命令代码一样，将地址、虚拟及数据字节锁存于DI 211处，对于此实例，首先为最高有效位，但所主张的标的物的范围在这方面不受限制。对于图3的实例，命令序列为读取操作，且不存在虚拟循环。在字节0处接收命令代码，其包括八个时钟循环，且在后续的24个时钟循环期间接收三个地址字节。

此外，对于一实施例，取决于特定命令代码，可将数据字节作为输入数据锁存于DI 211处或作为输出数据从DO 212传输。对于通过DI 211输入数据的循环，可将DO 212设定为高阻抗(Z)状态。由于对于此实例指令代码指示读取循环，因此在循环4及5期间将数据移位出到DO 212上。

此外，对于一实施例，S# 205的上升沿可用信号通知命令序列的结束且可指示SPI接口的复位。S#的解除断定还可导致读取操作的输出数据流的终止，可使DO 212成为高Z状态，且还可导致存储器200进入备用模式。当然，这些仅为S# 205的解除断定的可能结果的实例，所主张的标的物的范围在这些方面不受限制。应注意，本文中所描述的操作、命令序列及串行快闪存储器装置配置仅为实例，且所主张的标的物的范围在这方面不受限制。

如在图3中可见，对于SPI读取及写入操作，使用24位地址。24位地址实现识别存储器内的16M存储位置。然而，通过利用扩充地址寄存器224，可识别存储器位置的若干个子集或段中的任一者，且可使用24位地址来识别经识别段内的特定存储位置。对于实例性实施例，个别段可包括高达16M的存储位置，且在多个段的情况下，可实现大于16M的若干个存储位置。

图4描绘最初图解说明于图1中的串行快闪存储器存储单元400的实例性实施例的框图。对于一实施例，存储装置400可包括若干个段。对于图4的实例，描绘四个段。然而，此仅为存储装置400的实例性组织，且所主张的标的物的范围在这方面不受限制。举例来说，其它实施例可并入有少于四个段，且又一些实施例可并入有多于四个段。对于一个或一个以上实施例，个别段可包含多达可由地址(任一扩充地址值除外)识别的存储位置。举例来说，对于24位地址方案，个别段可包括16M的存储位置。对于并入有字节宽存储器组织的实施例，个别段可包括128Mb的存储空间。因此，对于四个段，存储装置400的总存储器存储容量包括512Mb。然而，此仅为实例性存储容量，且所主张的标的物的范围在这方面不受限制。

对于图4中所描绘的实例性实施例，扩充地址寄存器224可包括8个位。对于此实例，处理器110可将扩充地址值写入到存储器200，且可将所述值存储于扩充地址寄存器224中。可将存储于寄存器224中的8位值与随后从所述处理器接收的24位地址402组合，以产生可用于存取存储位置的32位地址。对于一实施例，存储于扩充地址寄存器224中的值可包括实例性32位地址中的最高有效字节，且可识别段中的一者。举例来说，扩充地址寄存器224中的值00000011b可致使发生去往及/或来自段3的存储器存取。对于实例性实施例，值00000000b可识别段0，00000001b可识别段1，且00000010b可识别段2。待存取的选定段内的特定存储位置可由24位地址402确定。此外，对于一实施例，如果后续存储器存取既定针对段3，那么对于当前实例，不需要对扩充地址寄存器224的进一步写入操作，且任何所接收的24位地址将指定具有段3的存储位置。

如上文所描述，对于一个或一个以上实例性实施例，根据SPI协议，在至少一些情况下，以常规方式利用存储器存取的第一、第二及第三地址字节。对于一实施例，可由扩充地址寄存器224提供第四地址字节以允许对大于原本在SPI协议中将提供的地址的存储器存取。对于一个或一个以上实施例，扩充地址寄存器224可由专用写入指令编程。对于实例性实施例，代码可为C5h，但所主张的标的物的范围在这方面不受限制。对于一实施例，寄存器224的默认值可为00h，但同样所主张的标的物的范围在这方面不受限制。此外，对于一实施例，专用读取指令可用来检验扩充地址寄存器224的内容。一个实例性实施例的指令代码可为66h，但再一次所主张的标的物的范围不受如此限制。

在以下论述中，论述数个实例性存储器组织。然而，所论述的组织及技术仅为实例，且所主张的标的物的范围在这些方面不受限制。对于一个实例性实施例，可将256Mb的快闪存储器视作两个128Mb的组。图4中所描绘的实例展示四个段，但对于此实例，论述两个组。在两个段或组的情况下，扩充地址寄存器的最低有效位控制将存取两个段中的哪一者。如本文中所使用，术语“组”、“段”及“子集”在本文中可互换使用。对于此256Mb的两段实例，如果将存取第0段，那么可将值00000000b写入到8位扩充地址寄存器224，且如果将存取段1，那么可将值00000001b写入到寄存器224。以此方式，寄存器224的最低有效位可充当25位地址的地址位[24]，从而提供对256Mb的存储空间的存取。

对于其中将512Mb快闪存储器装置组织成四个128Mb组的实例(例如图4中所描绘)，如果将存取段2，那么可将值00000010b写入到扩充地址寄存器224。如果将存取段3，那么可将值00000011b存储于寄存器224中。以此方式，寄存器224的两个最低有效位可充当26位地址的地址位[25、24]，从而提供对512Mb的存储空间的存取。

对于另一实例，考虑其中将执行快速读取操作的情况。快速读取操作可导致在输出端子DO 212上将128Mb的数据移位出快闪存储器200。如果对于此实例，假定扩充地址寄存器224已在其中存储值00000000b，且如果在快闪存储器200处接收快速读取命令代码之后为三字节地址，那么可以存储于由扩充地址寄存器224识别的段(对于此实例，为段0)内的三字节地址所识别的存储位置处的数据开始而将128Mb的数据移位出到DO 212上。对于一个或一个以上实施例，如果芯片保持选定，那么可从存储装置400中检索全128Mb，即使128Mb从一段横跨到另一段。可在存储器200内使地址内部地递增，使得如果128Mb跨越段边界，那么可在相连块中检索数据。

类似地，考虑其中将以开始于段1处的地址执行快速读取操作的实例。对于此实例，假定存储装置400包括两个128Mb的段而非图4中所描绘的四个段。对于此实例，为了从段1开始对128Mb的快速读取，可执行写入操作以用值0000001b编程扩充地址寄存器224。在扩充地址寄存器写入操作之后，可通过将适当代码命令从处理器110发送到存储器200且随后发送适当的三字节地址来起始快速读取操作。一个虚拟循环后，可以由扩充地址寄存器224识别的段1内的三字节地址所识别的存储位置处开始而开始将数据移位出到DO 212上。如同先前实例一样，如果芯片选择保持有效，那么可在存储器200内使地址内部地递增，使得如果128Mb从段1横跨到段0那么所述地址可从段1的结束翻转到段0的开始。

对于上文所描述的实例，使用常规存储器读取及写入操作且使用常规地址对串行快闪存储器装置做出存储器存取。对于一些实例，所述操作可与SPI协议兼容。在实例性实施例中串行快闪存储器的可寻址性通过可用来规定待存取的特定存储器段的扩充地址寄存器增强。通过在执行存储器读取及/或写入操作之前将适当值写入到扩充地址寄存器，可使用常规寻址方案来存取规定的存储器段内的存储位置而执行那些操作。以此方式，可实现大于使用常规寻址通常将可能实现的存储器空间。

图5是用于增强串行快闪存储器装置的可寻址性的方法的实例性实施例的流程图。在框510处，可在串行快闪存储器装置处接收扩充地址值。如先前所描述，所述扩充地址值可识别串行快闪存储器装置中的多个存储位置子集中的一者。在框520处，可将扩充地址值存储于串行快闪存储器装置中的扩充地址寄存器中。可结合常规地址(例如与SPI协议兼容的地址)来利用所述扩充地址值，以便存取在无扩充地址值的情况下原本将不可能实现的存储器量。可由快闪存储器装置接收待结合扩充地址值使用的地址，如框530处所描绘。在框540处，可至少部分地基于扩充地址值及所接收的地址来存取存储器装置内的存储位置。所述扩充地址值可从若干个子集当中识别所述存储位置子集，且所接收的地址可在经识别的存储位置子集内识别特定存储位置。以此方式，可存取最大可寻址快闪存储器存储空间而不受地址的位的数目的约束。当然，以上仅为增强串行快闪存储器装置的可寻址性的实例，且所主张的标的物的范围并不限制于这些特定细节。举例来说，根据所主张标的物的实施例可包含所有、少于或多于框510到框540。此外，框510到框540的次序仅为实例性次序，且所主张的标的物的范围在这方面不受限制。

当然，上文所论述的增强的地址寄存器与存储单元配置及组织仅为实例，且可能有各种各样的替代实施例。所主张的标的物的范围并不限制于本文中所描述的实例性实施例的特定细节。举例来说，虽然本文中所描述的实施例提到24位地址及8位扩充地址寄存器，但所主张的标的物的范围在这些方面不受限制，且对于一个或一个以上实施例可利用其它地址大小以及扩充地址寄存器及值大小。

在前述说明中，已描述了所主张的标的物的各个方面。出于解释的目的，阐述***或配置以提供对所主张的标的物的理解。然而，可在不存在那些特定细节的情况下实践所主张的标的物。在其它情况下，省略或简化众所周知的特征以便不混淆所主张的标的物。尽管本文中已图解说明或描述了某些特征，但所属领域的技术人员现在将会想到许多修改、替代、改变或等效物。因此，应理解，所附权利要求书打算涵盖归属于所主张标的物的真实精神内的所有此些修改或改变。

Claims

1.一种使用串行非易失性存储器装置的方法，所述方法包括：

将扩充地址值存储于串行非易失性存储器装置中的寄存器中，所存储的所述扩充地址值从多个存储位置子集中识别第一存储位置子集；

在将所述扩充地址值存储于所述寄存器之后，接收第一快速读取命令代码和地址，所述第一快速读取命令代码对应于从所述串行非易失性存储器装置读取数据的相连块；

将所述所存储的所述扩充地址值与所述地址组合以产生经组合的地址；及

至少部分地基于所述经组合的地址，通过在所述经组合的地址处开始所述相连块以及跨越所述第一存储位置子集和所述多个存储位置子集中的第二存储位置子集之间的边界来存取所述串行非易失性存储器装置内的数据的所述相连块。

2.根据权利要求1所述的方法，其中所述扩充地址值包括识别所述第一存储位置子集的8位值。

3.根据权利要求1所述的方法，其中所述地址包括在经识别的所述第一存储位置子集内识别存储位置的24位地址。

4.根据权利要求3所述的方法，其中所述串行非易失性存储器装置包括串行快闪存储器装置，且其中所述地址包括与串行***接口协议兼容的地址。

5.根据权利要求1所述的方法，其进一步包括经由与串行***接口协议兼容的写入操作接收所述扩充地址值。

6.根据权利要求1所述的方法，其中所述多个存储位置子集中的一者或一者以上包括16M的存储位置。

7.根据权利要求1所述的方法，其中所述相连块的所述多个存储位置中的一者或一者以上包括8位存储位置。

8.一种串行非易失性存储器装置，其包括：

多个存储位置，其被组织成多个子集；

扩充地址寄存器，其用以存储扩充地址值，所述扩充地址值识别所述多个子集中第一子集；

输入端子，其用以在存储所述扩充地址值后，接收所述扩充地址值且用以接收快速读取命令和地址，所述快速读取命令对应于从所述串行非易失性存储器装置读取数据的相连块；

及

控制单元，其用以存取开始于至少部分地由包含存储于所述扩充地址寄存器中的所述扩充地址值及所述地址的经组合地址所识别的存储位置的数据的所述相连块，所述相连块跨越所述多个子集的所述第一子集和所述多个子集的第二子集之间的边界。

9.根据权利要求8所述的存储器装置，其中所述扩充地址值包括8位值。

10.根据权利要求9所述的存储器装置，其中所述地址包括24位地址。

11.根据权利要求10所述的存储器装置，所述控制单元适于执行与串行***接口协议兼容的读取及/或写入操作，且其中所述串行非易失性存储器装置包括串行快闪存储器装置。

12.根据权利要求11所述的存储器装置，所述控制单元进一步适于至少部分地响应于在所述输入端子处接收到所述扩充地址值而对所述扩充地址寄存器执行与所述串行***接口协议兼容的写入操作。

13.根据权利要求8所述的存储器装置，其中所述多个子集中的一者或一者以上包括16M的存储位置。

14.根据权利要求13所述的存储器装置，其中所述多个存储位置包括8位存储位置，且其中所述多个子集包括具有128Mb的容量的子集以为所述存储器装置提供大于128Mb的总容量。

15.一种串行非易失性存储器***，所述***包括：

处理器；及

串行非易失性存储器装置，其耦合到所述处理器，所述存储器装置包括：

多个存储位置，其被组织成多个子集；

输入端子，其用以在存储所述扩充地址值后，从所述处理器接收所述扩充地址值且用以从所述处理器接收快速读取命令和地址，所述快速读取命令对应于从所述串行非易失性存储器装置读取数据的相连块；

及

16.根据权利要求15所述的***，其中所述扩充地址值包括8位值。

17.根据权利要求16所述的***，其中所述地址包括24位地址。

18.根据权利要求15所述的***，所述控制单元适于执行与串行***接口协议兼容的读取及/或写入操作，且其中所述串行非易失性存储器装置包括串行快闪存储器装置。

19.根据权利要求18所述的***，所述控制单元进一步适于至少部分地响应于从所述处理器接收到所述扩充地址值而对所述扩充地址寄存器执行与所述串行***接口协议兼容的写入操作。

20.根据权利要求15所述的***，其中所述多个子集中的一者或一者以上包括16M的存储位置。

21.根据权利要求20所述的***，其中所述多个存储位置包括8位存储位置，且其中所述多个子集包括具有128Mb的容量的子集以为所述存储器装置提供大于128Mb的总容量。