JP5832901B2 - シリアル不揮発性メモリに対する向上されたアドレス能力 - Google Patents
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Description
Claims (14)
- 複数のバンクで構成される複数の記憶位置と、
前記複数のバンクの第1バンクを識別する拡張アドレス値を記憶する拡張アドレスレジスタと、
前記拡張アドレス値と、前記不揮発性メモリデバイスから隣接するブロックのデータを読み出す処理に対応する高速読み出しコマンドと、アドレスとを受信するための入力端子と、
前記拡張アドレスレジスタに記憶された前記拡張アドレス値と前記アドレスとで構成される組合せアドレスによって識別される記憶位置から始まって、前記組合せアドレスをインクリメントすることにより、前記複数のバンクの第1バンクと前記複数のバンクの第2バンクとの間の境界を横切って、前記隣接するバンクのデータにアクセスする制御部と、
を備えることを特徴とするシリアル不揮発性メモリデバイス。 - 請求項1に記載のメモリデバイスであって、前記拡張アドレス値は8ビット値を備えることを特徴とするメモリデバイス。
- 請求項2に記載のメモリデバイスであって、前記アドレスは24ビットアドレスを備えることを特徴とするメモリデバイス。
- 請求項3に記載のメモリデバイスであって、前記制御部は、シリアル周辺インタフェースプロトコルと互換性のある読出しおよび/または書込み動作を実行するように適合され、前記シリアル不揮発性メモリデバイスはシリアルフラッシュメモリデバイスを備えることを特徴とするメモリデバイス。
- 請求項4に記載のメモリデバイスであって、前記制御部は、少なくとも一部が前記入力端子で前記拡張アドレス値を受信するのに応じて、前記シリアル周辺インタフェースプロトコルと互換性のある書込み動作を前記拡張アドレスレジスタに対して実行するようにさらに適合されることを特徴とするメモリデバイス。
- 請求項1に記載のメモリデバイスであって、前記複数のバンクのうちの一つ以上は16M(メガ)個の記憶位置を備えることを特徴とするメモリデバイス。
- 請求項6に記載のメモリデバイスであって、前記複数の記憶位置のうちの一つ以上は8ビット記憶位置を備え、前記複数のバンクは128Mbの容量を有するバンクを備えて128Mbよりも大きな前記メモリデバイスのための総容量を与えることを特徴とするメモリデバイス。
- プロセッサと、
前記プロセッサに結合されるシリアル不揮発性メモリデバイスと、
を備え、前記メモリデバイスは、
複数のバンクで構成される複数の記憶位置と、
前記複数のバンクの第1バンクを識別する拡張アドレス値を記憶する拡張アドレスレジスタと、
前記プロセッサから前記拡張アドレス値と、前記不揮発性メモリデバイスから隣接するブロックのデータを読み出す処理に対応する高速読み出しコマンドと、アドレスとを受信する入力端子と、
前記拡張アドレスレジスタに記憶された前記拡張アドレス値と前記アドレスとで構成される組合せアドレスによって識別される記憶位置から始まって、前記組合せアドレスをインクリメントすることにより、前記複数のバンクの第1バンクと前記複数のバンクの第2バンクとの間の境界を横切って、前記隣接するバンクのデータにアクセスする制御部と、
を備えることを特徴とするシステム。 - 請求項8に記載のシステムであって、前記拡張アドレス値は8ビット値を備えることを特徴とするシステム。
- 請求項9に記載のシステムであって、前記アドレスは24ビットアドレスを備えることを特徴とするシステム。
- 請求項8に記載のシステムであって、前記制御部は、シリアル周辺インタフェースプロトコルと互換性のある読出しおよび/または書込み動作を実行するように適合され、前記シリアル不揮発性メモリデバイスはシリアルフラッシュメモリデバイスを備えることを特徴とするシステム。
- 請求項11に記載のシステムであって、前記制御部は、少なくとも一部が前記プロセッサから前記拡張アドレス値を受信するのに応じて、前記シリアル周辺インタフェースプロトコルと互換性のある書込み動作を前記拡張アドレスレジスタに対して実行するようにさらに適合されることを特徴とするシステム。
- 請求項8に記載のシステムであって、前記複数のバンクのうちの一つ以上は16M(メガ)個の記憶位置を備えることを特徴とするシステム。
- 請求項13に記載のシステムであって、前記複数の記憶位置のうちの一つ以上は8ビット記憶位置を備え、前記複数のバンクは128Mbの容量を有するバンクを備えて128Mbよりも大きな前記メモリデバイスのための総容量を与えることを特徴とするシステム。
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