CN102348324B - 布线图案之间具有馈通导体的电子模块 - Google Patents

布线图案之间具有馈通导体的电子模块 Download PDF

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Abstract

电子模块包括：具有第一表面和第二表面的介电(1031)衬底；安装腔，延伸过介电衬底且有外侧壁；在第一表面上的第一布线层(1032)；在第二表面上的第二布线层(1033)；外侧壁上的馈通导体(1034)，使第一布线层中至少一个导体电连接到第二布线层中至少一个导体；安装腔内有至少一个IC；在第二布线层上的第一绝缘层(1035)；在第一布线层上的第二绝缘层(1036)；在第一绝缘层上的第三布线层(1037)。第一绝缘层内的第一微过孔(1038)使第二布线层和第三布线层电连接。第二微过孔(1039)将IC连接到第二布线层和第三布线层中至少一个。电子模块包括：在第二绝缘层上的第四布线层(1040)；第二绝缘层内的第三微过孔(1041)，使第一布线层和第四布线层电连接。

Description

布线图案之间具有馈通导体的电子模块
技术领域
本发明涉及电子模块及其结构部件。
尤其，本发明涉及这样一种电子模块：其包括至少四个布线图案层和至少部分嵌入在位于该布线图案层之间的绝缘层中的至少一个半导体组件。
背景技术
公开号为2002/0135058A1的美国专利(Asahi等等)公开了一种使用镀通孔方法的组件内置模块。借助于所介绍的实施例，可以增加布线密度(routingdensity)并且不需要构建许多的增层或者根本不需要构建增层。但是，当将这种方法用于具有例如成百个焊盘的微电路时，这种方法效率低且慢，从而增加了制造时间和成本。
目前，有许多不同的方法和可用的技术借助于贯穿孔(也称作通孔)在布线板的两侧之间形成电连接。一个早期的用于形成通孔的方法使用装配在另外的制作好的布线板的通孔中的导电铆销。铆销方法装配慢并且贵、不可靠且不能充分减小必要通孔的尺寸。其它现有技术方法为镀通孔(PTH)和过孔-上-过孔(via-on-via)结构。所有现有技术的方法都不能解决上述问题。
例如，使用化学和/或电镀技术实际上不能在微过孔的直径为150μm或以下时实现纵横比(高/宽)大于100的可靠的导电微过孔。在一般纵横比为8：1并且最大纵横比为12：1的通孔下，也是一样的。换言之，布散能力限制了窄且深的通孔或微过孔变得可靠地导通以及与导电材料牢固地结合。布散能力指的是通过化学或电解生长方法使窄且深的通孔或微过孔中充满导电材料的能力。当微过孔和通孔的直径为150μm或以下时，在各自的纵横比大于上述纵横比的微过孔和通孔中使用任意种类的导电浆或粘合剂的情形也是类似的。
因此，背景技术包括不同的解决方法，但是它们都不能在产品价格可以接受的情况下充分提供高布线效率。考虑到布线效率和价格，尤其是当旨在增加组件的触点数量以及使组件上的触点焊接区或凸起之间的节距变窄时，还需要寻求具有潜在改进特性的进一步技术。
发明内容
根据本发明的一个方面，提供一种电子模块，包括：
介电衬底，具有第一表面和第二表面；
安装腔，延伸通过该介电衬底并且在该第一表面和该第二表面之间具有***侧壁；
第一布线层，位于该介电衬底的第一表面上；
第二布线层，位于该介电衬底的第二表面上；
馈通导体，位于该安装腔的***侧壁上且使该第一布线层中的至少一个导体电连接到该第二布线层中的至少一个导体；
至少一个半导体组件，至少部分位于该安装腔内；
第一绝缘层，位于该第二布线层上；
第二绝缘层，位于该第一布线层上；
第三布线层，位于该第一绝缘层上；
第一微过孔，位于该第一绝缘层内且使该第二布线层和该第三布线层之间电连接；
第二微过孔，使该至少一个半导体组件连接到该第二布线层和该第三布线层中的至少一个；
第四布线层，位于该第二绝缘层上；以及
第三微过孔，位于该第二绝缘层内且使该第一布线层和该第四布线层之间电连接。
根据本发明的另一方面，提供一种电子模块的制造方法，包括：
提供具有第一表面和第二表面的介电衬底；
形成延伸通过介电衬底并且在第一表面和第二表面之间具有***侧壁的安装腔；
在介电衬底的第一表面上形成第一布线层；
在介电衬底的第二表面上形成第二布线层；
在安装腔的***侧壁上形成至少一个馈通导体并且将第一布线层中的至少一个导体电连接到第二布线层中的至少一个导体；
将至少一个半导体组件至少部分地设置安装腔内；
在第二布线层上形成第一绝缘层；
在第一布线层上形成第二绝缘层；
在第一绝缘层上形成第三布线层；
在第一绝缘层内形成第一微过孔并且使第二布线层和第三布线层之间电连接；
形成将至少一个半导体组件电连接到第二布线层和第三布线层中的至少一个的第二微过孔；
在第二绝缘层上形成第四布线层；以及
在第二绝缘层内形成第三微过孔并且使第一布线层和第四布线层之间电连接。
根据本发明的又一方面，位于安装腔内的馈通导体被分为多个部分，从而在安装腔的***侧壁上形成多个馈通导体，该馈通导体通过多个单独的电路径使该第一布线层和该第二布线层彼此电连接。
因此，根据本发明的又一方面，电子模块包括：
介电衬底，具有第一表面和与该第一表面相对的第二表面；
安装腔，延伸通过该介电衬底并且在该第一表面和该第二表面之间具有***侧壁；
第一布线层，位于该介电衬底的第一表面上；
第二布线层，位于该介电衬底的第二表面上；
至少两个馈通导体，位于该安装腔的***侧壁上且通过至少两个单独的电路径使该第一布线层与该第二布线层彼此电连接；以及
至少一个半导体组件，至少部分位于该安装腔内。
根据本发明的又一方面，电子模块包括：
介电衬底，具有第一表面和与该第一表面相对的第二表面；
安装腔，延伸通过该介电衬底并且在该第一表面和该第二表面之间具有***侧壁；
第一布线层，位于该介电衬底的第一表面上；
第二布线层，位于该介电衬底的第二表面上；
至少两个馈通导体，位于该安装腔的***侧壁上且通过至少两个单独的电路径使该第一布线层与该第二布线层彼此电连接；
至少一个半导体组件，至少部分位于该安装腔内。
根据本发明的再一方面，提供一种半导体芯片封装，包括：
介电衬底，具有第一表面和与该第一表面相对的第二表面；
安装腔，延伸通过在该第一表面和该第二表面之间的介电衬底并且具有限定所述安装腔的侧壁；
至少一个半导体芯片，在该安装腔内具有接触焊盘；
第一布线层，位于该介电衬底的第一表面上；
第二布线层，位于该介电衬底的第二表面上；
馈通导体，位于该安装腔的侧壁上并且将第一布线层与第二布线层电连接；
第一绝缘层，位于该第二布线层上；
第三布线层，位于该第一绝缘层上；
第一微过孔，位于该第一绝缘层内且使该第二布线层与该第三布线层之间电连接；以及
第二微过孔，将该半导体芯片的至少一些接触焊盘电连接至该第三布线层。
根据本发明的又一方面，提供一种电子模块或半导体芯片封装的制造方法，包括：
提供具有第一表面和与第一表面相对的第二表面的介电衬底；
形成延伸通过介电衬底并且在第一表面和第二表面之间具有***侧壁的安装腔；
在介电衬底的第一表面上形成第一布线层；
在介电衬底的第二表面上形成第二布线层；
在安装腔的***侧壁上形成至少两个馈通导体并且通过馈通导体使第一布线层和第二布线层彼此电连接；以及
将至少一个半导体组件至少部分地设置在安装腔内。
根据本发明的又一方面，提供一种电子模块或半导体芯片封装的制造方法，包括：
提供具有第一表面和与第一表面相对的第二表面的介电衬底；
形成至少两个在介电衬底中从第一表面延伸到第二表面的馈通孔；
在介电衬底的第一表面上形成第一布线层；
在介电衬底的第二表面上形成第二布线层；
在馈通孔中形成至少两个馈通导体，该馈通导体使第一布线层和第二布线层彼此电连接；
通过切割一部分介电衬底以及一部分馈通孔和馈通导体，形成穿过介电衬底的安装腔，其中安装腔在第一表面和第二表面之间具有***侧壁，切割后的馈通孔的剩余部分构成***侧壁的一部分并且切割后的馈通导体的剩余部分位于***侧壁上；以及
将至少一个半导体组件至少部分地设置在安装腔内。
利用本发明可获得相当多的优点。这是因为：借助本发明，可以以将半导体组件嵌入电路板内部的形式制造电路板。本发明还能够围绕组件制造小且可靠的组件封装。
本发明还允许大量的提供显著的附加优势的实施例。
例如，利用本发明优选实施例，可以将组件封装阶段、电路板的制造阶段、以及半导体组件的组装和触点制造阶段组合在一起以形成一个总体。各种工艺阶段的组合带来了重要的逻辑益处并且允许制造更小且更可靠的电子模块。本发明进一步优点是这种制造方法能够在很大程度上采用常用的电路板制造和装配技术。
根据本发明优选实施例，复合工艺的总体比例如使用芯片倒装技术制造电路板并将组件接附在电路板上更简单。相比于传统解决方法，通过这种优选实施例能够获得以下优点：
不需要焊接来形成与组件接触，而可以通过使导体在半导体组件的接触区域顶部生长来制造电触点。这意味着不需要使用熔化的金属来连接组件，因此在金属之间未形成化合物。金属之间的化合物通常是脆的，因此相比通过焊接形成的连接件，可靠性提高了。尤其在小连接件中，金属化合物的脆度在连接过程中产生很大问题。与焊接方法相比，根据优选实施例，无焊方法能够比焊接方法实现明显更小的结构。无焊的触点制造方法还具有不需要高温来形成触点的优点。更低的工艺温度允许在选择电路板、组件封装、或电子模块的其它材料时有更多选择。在该方法中，直接与组件连接的电路板、组件和导电层的温度可以保持在20-85℃的范围内。可能仅在固化(聚合)所使用的聚合物膜时需要例如约150℃的较高温度。但是，可以将基板和组件的温度在整个工艺期间保持在200℃以下。如果该方法采用以除高温效应之外的其他方式(例如化学或电磁辐射)硬化的聚合物膜，则在优选实施例中可以使基板和组件温度在整个工艺期间保持在100℃以下。
由于使用该方法允许制造更小的结构，因此组件之间的间隔可以更紧密。于是，组件之间的导体也可以更短同时通过减少损失、干扰和延迟时间来改进电子电路的电特性。
该方法还允许制造三维结构，这是因为基底和嵌入在基底中的组件可以被装配在彼此顶部。
在该方法中，还能够减少不同金属间的接触面。
该方法允许无铅工艺。
本发明还允许其它的优选实施例。关于本发明，可以使用例如柔性电路板。此外，该工艺允许电路板装配在彼此顶部上。
利用本发明，还能够制造非常薄的结构，其中无论基底(例如电路板)的厚度如何，半导体组件都可以被整个保护在基底中。
由于半导体组件可以整个放置在电路板内，因此电路板与半导体组件之间的结合处是机械耐久且可靠的。
尤其当目的是增加组件触点的数量并且使组件上的接触连接区、凸起之间的节距变窄时，实施例提供了以较低价格改进布线效率的可能性。
附图说明
为了完整地理解本发明及其优点，现借助实例并参考所附附图对本发明进行描述，其中：
图1显示根据现有技术的电子模块覆盖区的示意俯视图。
图2A-图2I显示根据本发明实施例的制造馈通导体的第一方法。
图3A显示通过第一方法制造的根据本发明实施例的电子模块所需部件的横截面剖视图。
图3B显示通过第一方法制造的根据本发明实施例的电子模块的横截面剖视图。
图4A-图4J显示根据本发明实施例的制造馈通导体的第二方法。
图5A显示通过第二方法制造的根据本发明实施例的电子模块所需部件的横截面剖视图。
图5B显示通过第二方法制造的根据本发明实施例的电子模块的横截面剖视图。
图6A-6I显示根据本发明实施例的制造馈通导体的第三方法。
图7A显示通过第三方法制造的根据本发明实施例的电子模块所需部件的横截面剖视图。
图7B显示通过第三方法制造的根据本发明实施例的电子模块的横截面剖视图。
图8A显示根据现有技术的两个镀通孔的俯视图。
图8B显示根据本发明第一实施例的两个馈通导体的俯视图。
图8C显示根据本发明第二实施例的三个馈通导体的俯视图。
图8D显示根据本发明第三实施例的三个馈通导体的俯视图。
图8E显示根据本发明第三实施例的八个馈通导体的俯视图。图8A、图8B、图8C、图8D和图8E为等比例绘制。
图9A显示根据本发明第三实施例的机械镂铣制成的馈通导体的实例。
图9B显示根据本发明第三实施例的机械钻孔制成的馈通导体的实例。
图9C显示根据本发明第三实施例的机械钻孔制成的馈通导体的另一实例。
图9D显示根据本发明第三实施例的机械镂铣制成的馈通导体的另一实例。
图9E显示根据本发明第三实施例的机械钻孔制成的馈通导体的又一实例。
图10A显示根据本发明第三实施例的激光钻孔制成的馈通导体的实例。
图10B显示根据本发明第三实施例的激光镂铣制成的馈通导体的实例。
图10C显示根据本发明第三实施例的激光镂铣制成的馈通导体的另一实例。
图10D显示根据本发明第三实施例的激光钻孔制成的馈通导体的另一实例。
图10E显示根据本发明第三实施例的激光钻孔制成的馈通导体的又一实例。
图11显示通过第三方法制造的根据本发明实施例的电子模块。
图12示出根据本发明的一个工艺的一系列横截面。
图13示出根据本发明的第二工艺的一系列横截面。
图14示出一种可能的触点形成方法的示意图。
图15显示根据本发明第三工艺的一系列横截面。
具体实施方式
根据本发明的实施例，馈通导体组件由电介质构成，对于将要嵌入在电子模块内的组件在该电介质中形成安装腔。电介质可具有层叠在电介质两侧面的导电层，例如铜箔。安装腔可通过各种方法形成。根据本发明的实施例，首先，通过对电介质钻通孔来形成馈通导体。然后将电介质和通孔金属化并图案化。最后，优选在金属化通孔的中间位置镂铣电介质，从而呈现安装腔。
根据本发明的另一实施例，首先，为将要嵌入电子模块内的组件镂铣安装腔。在镂铣之后，将电介质金属化和图案化。最后，通过对金属化电介质形成开口(例如通过钻孔或镂铣)将馈通导体分开。此外，馈通导体组件通常包括一个导电层。导电层可例如通过微过孔、镀孔、埋孔或通孔而相互连接。馈通导体的导电线不必须是直的。导电线可以是环线、曲线、甚至是与功能设计模式相关的***，例如天线、地、EMI屏蔽或类似方式。此外，不同层中导电线可被设计为沿不同方向延伸(例如，每隔一层彼此成90度)。
不必须使馈通导体组件上的导体彼此之间的距离相同。例如，可以将一组密集的馈通导体局部布置在馈通导体组件的端部、特定位置或角落位置。相应地，在上述同一实例中，在馈通导体组件的中间可以有地或EMI屏蔽。此外，根据本发明实施例，电子模块内的组件可以完全被EMI屏蔽。当然，可以根据设计要求，反过来布置一组密集的导体和地。
电子模块可包括组件借助馈通导体组件而相互连接的多组件应用，其中组件位于彼此的顶面或后侧面，导电焊盘位于相反或相同的方向。此外，在多层应用中，可以将馈通导体组件与任意导电层一起放置或连接。电子模块内部的位置(以及连接)可以不对称。此外，馈通导体组件可以超过电子模块中的一个或多个布线层。
通过根据本设计的馈通导体组件可以明显减小电子模块的占位尺寸。使用印刷电路板作为馈通导体组件，可以容易地实现30/30的线/空间。通过此措施，产生100微米(μm)或更小的通孔节距。相比于常规的印刷电路板，该通孔节距通常为300-400微米(μm)。这意味着可以容易地将占位面积减少至少25％，甚至50％，比使用现有技术的解决方法例如镀通孔和激光焊盘方式更小。占位尺寸减小的优点主要体现在具有几十、甚至成百个接触焊盘的组件上。
本发明的另一优点是这样实现的：根据需要设计馈通导体组件的厚、长和形状，从而从上表面延伸至下表面而不受任何限制。对于传统的机械通孔，纵横比是有要求(通常是8：1，最大是12：1)的以制备均匀镀制的孔。
通过馈通导体组件可以实现电子模块的层数的减少。由于高密度的连接节距，因此需要减少增层的数量或根本不设置增层。
通过馈通导体组件可以大大改进可靠性。根据本发明的实施例，具有铜(Cu)迹线的印刷电路板的馈通导体组件全部是金属的且是均匀的，因此当暴露在热循环或冲击试验下时非常可靠。与填充有环氧树脂的常规埋通孔和填充有空气的通孔相比。
馈通导体组件可以被预制为任意其它电子组件，例如微芯片、处理器或几乎任意无源或有源组件。由于这种预制，可以容易地节省制造成本。此外，就像其它电子组件一样，所有馈通导体组件可以在装配和嵌入它们之前对其进行检查。通过提高产量进一步节省了成本。
半导体封装可以包括利用本发明馈通导体组件的电子模块中的一个或多个半导体芯片。本发明不限于与嵌入组件一起使用，实际上还可以与集成电路、离散组件以及其它所有组件以传统方法、例如表面安装技术(SMT)来装配的“传统的”印刷电路板和衬底一起使用。
图1显示根据现有技术的电子模块1的示意俯视图。组件10需要4mm×4mm的空间。组件10具有160个经由镀通孔14引导的接触焊盘。镀通孔14位于衬底12(例如FR4、PI或类似的介电材料)中。通孔以3行的形式位于组件10的每一侧(4侧)。内部行和外部行都具有13个PTH，每一中间行具有14个PTH。此实例中符合一般镀通孔设计规则的整个占位面积18为6、7mm×6、7mm。
图2A-图2I显示根据本发明实施例的用于制造馈通导体组件的第一方法。图2A-图2I中所有附图都包括右手侧的俯视图和左手侧的该俯视图的横截面A-A’剖视图。
图2A显示馈通导体组件的面板100。面板可以是层状板100，例如层状印刷电路板。层状板100包括核心102，核心102可以是电介质，并且在电介质核心102的两表面上有导电层，即顶部导电层104和底部导电层106。
在根据实施例的第一方法中，通过钻、冲、发射激光等方式打通整个层状板100来形成馈通导体108A和108B的孔，如图2B所示。
图2C显示了馈通导体的镀层。在形成馈通导体108A和108B的孔之后，以导电材料110镀制孔。通过如下方式完成孔的镀制：使导电材料110覆盖层状板100的所有自由表面以及孔108A和108B的表面。在镀制工艺完成之后，孔被镀有112A和112B导电材料110。例如可以使用无电镀方法完成上述镀制。
图2D显示了在层状板100的两表面114和116上形成光限定掩膜的状态。光限定掩膜可以是正的或负的。由于本领域技术人员了解这两者的区别，因此本专利公开中未对其进行介绍。
图2E显示将位于掩膜所需位置118处的光限定掩膜114和116曝光的状态。在此实施例中，使用了正像曝光工艺。这意味着，曝光区域118以外的光限定掩膜114和116将留在层状板100的实际布线图案120A和120B的位置。
图2F显示溶解119光限定掩膜114和116使其离开所需位置118的状态，此时仅保留实际布线图案120A和120B处的表面上的光限定掩膜。
图2G显示通过例如蚀刻去除111所需位置处的导电表面的状态。
图2H显示剥离115和117层状板100的两表面上未曝光的光限定掩膜的状态。通过例如镂铣线126去除层状板的中部，该中部包括镀通孔123A和123B垂直的一半和电介质124。馈通导体的剩余部分包括：介电核心125、在电介质的顶表面上延伸的导体122A和122B、在电介质的底表面上延伸的导体132A和132B、以及在电介质125顶表面和底表面之间沿垂直方向延伸的馈通导体112A和112B。
图2I显示对镀通孔的镂铣126进行到半途位置处的状态。可以通过机械或激光镂铣机完成镂铣。在此状态之后，馈通导体组件100准备好与嵌入的半导体组件装配在一起。
图3A显示通过第一方法制造的根据本发明实施例的电子模块2所需的部件和层的横截面剖视图。电子模块2包括以下部件和层：
●通过图2A-图2I描述的第一方法来制造的馈通导体组件100，包括第一布线层122和第二布线层132以及位于第一布线层122和第二布线层132之间的馈通导体112；
●包括组件20的预装配体150，组件20位于图案化的第三布线层142上且经由微过孔153与第三布线层142电连接；
●位于最顶部布线层处的第四布线层144；
●微过孔连接件152A和152B，主要位于第一布线层122和第四布线层144之间以及位于第二布线层132和第三布线层142之间；
●绝缘材料层156A和156B；
●钝化/焊料掩膜层158A和158B；
●焊料球160。
预装配体150可以以各种方式形成。这些方法和结构(以及至少一些它们的部件)主要描述在美国专利号为US6,991,966、US7,294,529、US7,299,546、US7,609,527、US7,663,215、US7,673,387、US7,696,005以及美国专利申请号为US11/797,609、US11/878,557、US12/603,324、US11/570,673、US11/667,429、US11/791,547、US11/587,586、US11/917,724、US11/917,711、US11/917,737、US12/293,412、US12/506,519、US12/420,617以及US12/546,454中，其通过援引并入于此。
图3B显示制作好的电子模块2的横截面剖视图，该制作好的模块2包括由第一方法制造的根据本发明实施例的馈通导体组件100。馈通导体组件100大***于电子模块封装2的中间位置。电子模块2包括通过微过孔153连接到第三布线层142的嵌入组件20。第四布线层144还可包括功能性部件145，例如EMI屏蔽或地。嵌入组件20除第三布线层142之外的其它所有侧被绝缘材料例如固化预浸料层(curedprepreglayer)156围绕。
图4A-4J显示根据本发明实施例的制造馈通导体的第二方法。图4A-图4I中所有附图都包括右手侧的俯视图和左手侧的该俯视图的横截面A-A’剖视图。
图4A显示馈通导体组件的面板200。面板可以是层状板200，例如层状印刷电路板。层状板200包括核心202，核心202可以是电介质，并且在电介质核心202的两表面上有导电层，即顶部导电层204和底部导电层206。
在根据实施例的第二方法中，通过钻、冲、发射激光等方式打通整个层状板200来形成馈通导体208A和208B的孔，如图4B所示。
图4C显示馈通导体的镀层。在形成馈通导体208A和208B的孔之后，以导电材料210镀制孔。通过如下方式完成孔的镀制：使导电材料210覆盖层状板200的所有自由表面以及孔208A和208B的表面。在镀制工艺完成之后，孔被镀有212A和212B导电材料210。例如可以使用无电镀方法完成上述镀制。
图4D显示通过绝缘材料213A和213B填充镀孔208A和208B。填充的填料可以是例如永久或持久的塞孔油墨，其在之后可以被镂铣机铣掉。绝缘材料213A和213B能够构建比钻出的通孔208A和208B窄的导体。
图4E显示在层状板200的两表面214和216上形成光限定掩膜的状态。光限定掩膜可以是正的或负的。由于本领域技术人员了解这两者的区别，因此本专利公开中未对其进行介绍。
图4F显示将位于掩膜所需位置218处的光限定掩膜214和216曝光的状态。在此实施例中，使用了正像曝光工艺。这意味着，在曝光区域218以外的光限定掩膜214和216将留在层状板200的实际布线图案220A和220B的位置。
图4G显示溶解219光限定掩膜214和216使其离开所需位置218的状态，此时仅保留实际布线图案220A和220B处的表面上的光限定掩膜。
图4H显示通过例如蚀刻去除211所需位置处的导电表面的状态。
图4I显示剥离215和217层状板200的两表面上未曝光的光限定掩膜的状态。通过例如镂铣线226去除层状板的中部，该中部包括填充的绝缘材料213A和213B和镀通孔223A和223B的垂直一半以及电介质224。馈通导体的剩余部分包括：介电核心225、在电介质的顶表面上延伸的导体222A和222B、在电介质的底表面上延伸的导体232A和232B、以及在电介质顶表面和底表面之间沿垂直方向延伸的馈通导体212A和212B。该馈通导体212A和212B被填充的绝缘材料213A和213B覆盖。
图4J显示对镀通孔的镂铣226进行到半途位置处的状态。可以通过机械或激光镂铣机完成镂铣。在此状态之后，馈通导体组件200准备好与嵌入的半导体组件装配在一起。
图5A显示根据本发明实施例通过第二方法制造的电子模块3所需的部件和层的横截面剖视图。电子模块3包括以下部件和层：
●通过图4A-图4J描述的第二方法来制造的馈通导体组件200，包括第一布线层222和第二布线层232以及位于第一布线层222和第二布线层232之间的馈通导体212，该馈通导体212被填充的绝缘材料块213覆盖；
●包括组件20的预装配体250，组件20位于图案化的第三布线层242上且经由微过孔253与第三布线层242电连接；
●位于最顶部布线层处的第四布线层244；
●微过孔连接件252A和252B，主要位于第一布线层222和第四布线层244之间以及位于第二布线层232和第三布线层242之间；
●绝缘材料层256A和256B；
●钝化/焊料掩膜层258A和258B；
●焊料球260。
预装配体250可以以各种方式形成，参见第一实施例的描述和图3A。
图5B显示制作好的电子模块3的横截面剖视图，该制作好的模块3包括根据本发明实施例由第二方法制造的馈通导体组件200。馈通导体组件200大***于电子模块封装3的中间位置。电子模块3包括通过微过孔253连接到第三布线层242的嵌入组件30。第四布线层244还可包括功能性部件245，例如EMI屏蔽或地。嵌入组件30除第三布线层242之外的其它所有侧被绝缘材料例如固化预浸料层256围绕。
图6A-6I显示根据本发明实施例的制造馈通导体的第三方法。图6A-图6I中所有附图都包括右手侧的俯视图和左手侧的该俯视图的横截面A-A’剖视图。
图6A显示馈通导体组件的面板300。面板可以是层状板300，例如层状印刷电路板。层状板300包括核心302，核心302可以是电介质，并且在电介质核心302的两表面上有导电层，即顶部导电层304和底部导电层306。
在根据实施例的第三方法中，通过钻、冲、发射激光等方式打通整个层状板300来形成用于将要嵌入的组件40和用于馈通导体的孔308，如图6B所示。
图6C显示孔308的镀制。同样地用导电材料310镀制导电层304和306。在镀制工艺之后，以导电材料310镀制312孔308。例如可以使用无电镀方法完成上述镀制。
图6D显示了在层状板300的两表面314和316上形成光限定掩膜的状态。光限定掩膜可以是正的或负的。由于本领域技术人员了解这两者的区别，因此本专利公开中未对其进行介绍。
图6E显示将位于掩膜所需位置318处的光限定掩膜314和316曝光的状态。在此实施例中，使用了正像曝光工艺。这意味着，曝光区域318以外的光限定掩膜314和316将留在层状板300的实际布线图案320的位置。
图6F显示溶解319光限定掩膜314和316使其离开所需位置318的状态，此时仅保留在实际布线图案320处的表面上的光限定掩膜。
图6G显示通过例如蚀刻去除311所需位置处的导电表面的状态。
图6H显示剥离315和317层状板300的两表面上未曝光的光限定掩膜的状态。在剥离之后，均匀镀制312的孔308呈现在未曝光的光限定掩膜下方。在左手侧，不需要任何馈通导体并且之后切出开口328。在右手侧，需要馈通导体312。层状板300包括：介电核心325、在电介质325的顶表面上延伸的导体322、在电介质325的底表面上延伸的导体332、以及在电介质顶表面和底表面之间沿垂直方向延伸的馈通导体312。
图6I显示通过在均匀镀制312的孔308中形成的开口328而在所需位置形成326馈通导体312的状态。通过钻、镂铣、发射激光等方式形成326开口328。在此状态之后，馈通导体组件300准备好与嵌入的半导体组件装配在一起。
图7A显示通过第三方法制造的根据本发明实施例的电子模块4所需的部件和层的横截面剖视图。电子模块4包括以下部件和层：
●通过图6A-图6I描述的第三方法来制造的馈通导体组件300，包括第一布线层322和第二布线层332以及位于第一布线层322和第二布线层332之间的馈通导体312；
●包括组件40的预装配体350，组件40位于图案化的第三布线层342上且经由微过孔353与第三布线层342电连接；
●位于最顶部布线层处的第四布线层344；
●微过孔连接件352A和352B，主要位于第一布线层322和第四布线层344之间以及位于第二布线层332和第三布线层342之间；
●绝缘材料层356A和356B；
●钝化/焊料掩膜层358A和358B；
●焊料球360。
预装配体350可以以各种方式形成，参见第一实施例的描述和图3A。
图7B显示制作好的电子模块4的横截面剖视图，该制作好的模块4包括通过第三方法制造的根据本发明实施例的馈通导体组件300。馈通导体组件300大***于电子模块封装4的中间位置。电子模块4包括通过微过孔353连接到第三布线层342的嵌入组件40。第四布线层344还可包括功能性部件345，例如EMI屏蔽或地。嵌入组件40除第三布线层342之外的其它所有侧被绝缘材料例如固化预浸料层356围绕。
图8A显示根据现有技术的两个镀制通孔14的示意俯视图。一个镀制通孔14一般需要300μm的空间W(PTH)，用于连接区L(PTH)15(一般半径为75μm)以及用于实际孔D(PTH)16(一般直径为150μm)。镀通孔14一般需要与下一通孔间隔50μm的自由空间S(PTH)17A。同样的尺寸(S(PTH))也可用于在布线层上延伸的导体17B上。因此，镀通孔的节距13(节距(PTH))一般为350μm，通过介电层的一个触点所需的面积19大约为350μm×350μm。
图8B显示根据本发明第一实施例的两个馈通导体的俯视图。根据本发明的第一实施例，镀通孔将被分为两半。一个馈通导体、即分开的镀通孔24一般需要150μm的空间W(E1)28，用于连接区L(E1)25(一般半径为75μm)以及用于实际孔D(E1)26(一般直径为150μm)。镀通孔24一般需要与下一分开的通孔间隔50μm的自由空间S(E1)27A。同样的尺寸(S(E1))也可用于在布线层上延伸的导体27B上。因此，分开的镀通孔的节距23(节距(E1))一般为350μm，根据本发明第一实施例的一个馈通导体所需的面积29约为350μm×200μm。因此，与现有技术相比，本发明的第一实施例将馈通导体所需的面积29减小为一半。
图8C显示根据本发明第二实施例的三个馈通导体的俯视图。根据本发明的第二实施例，一个馈通导体34一般需要75μm的空间W(E2)38。由于不需要任何连接区，因此仅应注意的问题是实际孔D(E2)36(一般直径为100μm)。馈通导体34的第二实施例一般需要与下一个馈通导体间隔100μm的自由空间S(E2)37。由于自由空间37的宽度足够，因此不需要类似于第一实施例的导体尺寸(27B)的任何尺寸。因此，馈通导体的节距33(节距(E2))一般为200μm并且根据本发明第二实施例的一个馈通导体所需的面积39大约为200μm×75μm。因此，与现有技术相比，本发明的第二实施例将馈通导体所需的面积39减小了85％。
图8D显示根据本发明第三实施例的三个馈通导体的俯视图。根据本发明的第三实施例，一个馈通导体44一般需要90μm的空间W(E3)48。空间W(E3)48包括一般值为15μm的垂直导体41(其对应于例如图6I和图7B中的附图标记312)和在电介质42的顶表面或底表面上延伸的一般值为75μm的导体(其对应于例如图6I和图7B中的附图标记322和332)。因此，馈通导体所需的总空间W(E3)48一般为90μm。第三实施例的馈通导体44不需要与前述实施例类似的任何类型的自由空间。仅需使开口形成在所需的不存在导体41和42(其对应于例如图6I和图7B中的附图标记312、322和332)的所有位置。在此实施例中，钻通馈通导体组件来形成孔46，以形成开口并使馈通导体彼此分开。此外，馈通导体的节距43(节距(E3))一般为150μm并且根据本发明第三实施例的一个馈通导体所需的面积49大约为150μm×90μm。因此，与现有技术相比，本发明的第三实施例将馈通导体所需的面积49几乎减小了90％。
图8E显示根据本发明另一改进的第三实施例的八个馈通导体的俯视图。根据本发明的改进的第三实施例，一个馈通导体54一般需要50μm的空间W(E4)58。空间W(E4)58包括一般值为15μm的垂直导体51(其对应于例如图6I和图7B中的附图标记312)和在电介质42的顶表面或底表面上延伸的一般值为35μm的导体(其对应于例如图6I和图7B中的附图标记322和332)。因此，馈通导体所需的总空间W(E4)58一般为50μm。改进的馈通导体54的第三实施例不需要与第一和第二实施例类似的任何类型的自由空间。仅需使开口形成在所需的不存在导体41和42(其对应于例如图6I和图7B中的附图标记312、322和332)的所有位置。在此实施例中，钻通馈通导体组件来形成孔56，以形成开口并使馈通导体彼此分开。此外，馈通导体的节距53(节距(E4))一般为70μm并且根据本发明第三实施例的一个馈通导体所需的面积59大约为70μm×50μm。因此，与现有技术相比，本发明的第三实施例将馈通导体所需的面积59减小了97％。应注意，图8A、图8B、图8C、图8D和图8E是等比例绘制的。
在图9A-图9E的所有附图中，附图标记是相同的。其显示了不同类型的馈通导体64。在实施例中，馈通导体所需的总空间68包括垂直导体部件61(其对应于例如图6I和图7B中的附图标记312)和在电介质62的顶表面或底表面部分上延伸的导体(其对应于例如图6I和图7B中的附图标记322和332)。通过机械镂铣或钻孔方式对均匀镀制的垂直导体开口，来形成分开的垂直导体。通过选择在电介质的顶表面和底表面部分上延伸的导体的距离、线67的宽度和/或空间69以及钻孔或镂铣工具66的直径，可以改变馈通导体64的节距63。
图9A显示机械镂铣制成的根据本发明第三实施例的馈通导体的实例。例如，在电介质的顶表面和底表面部分上延伸的导体的中间位置完成一般的机械镂铣以在垂直导体部件61中形成开口。在图9D中显示了另一种符合L型馈通导体的镂铣。在现有的镂铣方式中，线宽67的一般值为约50μm，空间为约150μm。在改进的实施例中，相应的值例如为40μm和100μm。一般实施例的节距63为约200μm，改进的实施例为140μm。
图9B显示机械钻孔制成的根据本发明第三实施例的馈通导体的实例。例如，在电介质的顶表面和底表面部分上延伸的导体的中间位置完成一般的机械钻孔以在垂直导体部件61中形成开口。图9C显示改进的机械钻孔制成的根据本发明第三实施例的馈通导体的实例。在图9E中显示了另一种符合L型馈通导体的改进钻孔。在现有的钻孔方式中，线宽67的一般值为约50μm，空间为约100-150μm。在改进的实施例中，相应的值例如为40μm和75μm。一般实施例的节距63为约150-200μm，改进的实施例为115μm。
在图10A-图10E的所有附图中，附图标记是相同的。其显示了不同类型的馈通导体74。在实施例中，馈通导体所需的总空间78包括垂直导体部件71(其对应于例如图6I和图7B中的附图标记312)和在电介质72的顶表面或底表面部分上延伸的导体(其对应于例如图6I和图7B中的附图标记322和332)。通过激光钻孔方式对均匀镀制的垂直导体开口，来形成分开的垂直导体。通过选择在电介质的顶表面和底表面部分上延伸的导体的距离、线77的宽度和/或空间79以及激光钻孔工具76的光束直径，可以改变馈通导体74的节距73。在图10A-图10E的所有附图中，还显示了组合馈通导体75，在此位置没有分开导体。这也使得对于根据本发明实施例的电子模块的设计具有更大的自由度。
图10A显示激光钻孔制成的根据本发明第三实施例的馈通导体的实例。例如，在电介质的顶表面和底表面部分上延伸的导体的中间位置完成一般的激光钻孔以在垂直导体部件71中形成开口。图10B显示激光镂铣根据本发明第三实施例的馈通导体的实例。图10C显示对根据本发明第三实施例的馈通导体进行改进的激光镂铣的实例。图10D显示根据改进的激光钻孔制成的本发明第三实施例的馈通导体的实例。图10E显示改进的激光钻孔(两次钻冲)制成的根据本发明第三实施例的馈通导体的另一实例。在现有的激光钻孔方式中，线宽67的一般值为约50μm，空间为约75μm。在改进的实施例中，相应的值例如为40μm和30μm。一般实施例的节距63为约125μm，改进的实施例为70μm。
图11显示通过第三方法制造的根据本发明实施例的电子模块5。在图11中，可以找到馈通导体组件的电介质502、垂直导体512、在电介质502上延伸的导体522、开口528以及组合导体542，其可以用于不同的目的，例如互连通路(interconnectrouting)、EMI屏蔽或地。
图12中所示的一系列图示示出了根据本发明的一种可能工艺。以下，分阶段检测图12的工艺：
阶段A(图12A)：
在阶段A，选择适当的基板1001用于电路板制造工艺。基板1001可以是例如玻璃纤维增强环氧树脂板，例如FR4型板。由于实例工艺不需要高温，因此在实例工艺中基板1001可以是有机板。因此可以选择柔性且便宜的有机板用于基板1001。一般地，选择已经涂覆有导电材料1002(通常是铜)的板用于基板1001。当然，也可以使用无机板。
阶段B(图12B)
在阶段B，在基板中形成通孔1003用于电接触。例如以一些电路板制造工艺中采用的已知方法(如机械钻孔)来形成通孔1003。
阶段C(图12C)
在阶段C，使金属在阶段B形成的通孔中生长。在实例工艺中，还在电路板的顶部生长金属1004，因此也增加了导电层1002的厚度。
要生长的导电材料1004是铜或其它一些具有足够电导率的材料。通过以薄薄的一层化学铜涂覆孔然后使用电化学铜生长法继续镀覆来进行铜金属化。在本实例中使用化学铜是因为它还将出现(surface)在聚合物的顶部上并在电化学镀覆时用作导电体。因此，可以使用湿化学方法生长金属，从而这种生长是便宜的。替代地，可以例如通过以导电浆填充通孔来制造导电层1004。
阶段D(图12D)
在阶段D，将电路板表面上的导电层图案化。这可以利用一般已知的电路板制造方法来完成。导电层的图案结构例如与在阶段B形成的孔对准。
可以例如通过在金属1004的表面上层叠光刻聚合物膜来制造导体图案，通过引导光通过图案化掩模而在该光刻聚合物膜上形成所需的导电图案。在曝光之后，将聚合物膜显影，此时将所需区域的聚合物膜去除并且露出聚合物下方的铜1004。接着，将膜下方露出的铜蚀刻掉，留下所需的导电图案。聚合物用作所谓的蚀刻掩膜，并且在金属层1004中形成开口1005，在开口1005的底部露出了电路板的基板。在此之后，将聚合物膜也从铜1004的顶部去除。
阶段E(图12E)
在阶段E，在基板中形成孔1006用于微电路。孔从第一表面1001a延伸通过整个基板到达第二表面1001b。可例如通过铣床机械铣削来制造孔。孔1006还可以例如通过冲压来制造。孔1006相对于电路板的导电图案1004对准。在阶段B期间制造的孔1003还可以用来辅助对准，该对准也是相对于导电图案1004，因为导电图案1004相对于孔1003具有特定位置。
阶段F(图12F)
在阶段F，在基板的第二表面上以及在孔1006上方制造用于形成电绝缘的聚合物膜1007。聚合物膜1007以这样的方式制造：其足够坚硬以保持其形状的主要特征但不是硬化的，从而可以通过按压组件将组件附接在膜中。聚合物膜也应足够坚硬以能够使压入膜中的组件在接下来的工艺阶段相对于基底基本保持不动。
在阶段F制造的聚合物膜可以例如是预浸料型膜。
如果需要，在阶段F也可以在聚合物膜1007的顶部形成金属覆层1008。
在实例工艺中，通过在电路板的表面上层叠薄聚合物薄膜(例如大约40μm)来进行阶段F，在该聚合物薄膜的顶部上有铜层(例如大约5μm)。借助于压力和热进行层叠。在实例工艺中，膜因此为RCC(涂树脂铜)箔。而且，必须不完全进行地进行该层叠，从而使聚合物不完全硬化。这是通过将层叠温度设定地足够低和/或通过缩短热处理的持续时间来实现的。
阶段G(图12G)
在阶段G，从基板的第一表面1001a一侧将微电路18装配在孔1006中。可以使用精密的装配机进行装配，微电路18相对于电路板的导电图案对准。如同在阶段E一样，可以使用在阶段B形成的孔来辅助对准。
以将微电路18粘附于孔1006的“底部”中的聚合物膜1007的方式装配微电路18。最适合的装配方式是使用这样的力：将微电路18轻微地推到聚合物膜1007内从而使微电路更好的留在适当位置。如果被装配的微电路具有穿入聚合物膜1007内部的接触凸起1009，对于工艺而言是更有利的。
图14示出了令人关注的替代实施例，其中微电路1018的接触凸起1009非常长从而恰好延伸穿过聚合物膜1007到达金属涂层1008。在此情况下，不需要在聚合物膜1007中形成通孔(阶段K)而在微电路中形成触点，因为孔形成为与组件的装配有关。此外，可以简化孔的金属化阶段(阶段L)，因为接触凸起1009自动形成穿过聚合物膜1007的导体柱。在图14的实施例中，也可以使接触凸起为尖锐的形状，从而改进其穿透能力。如果接触凸起1009足够长且尖锐，它们也可以穿透金属涂层1008并且大体上形成微电路18和金属涂层1008之间的电接触。
阶段H(未示出)
在阶段H，借助固化将聚合物膜1007硬化。固化通常包括热处理，但是该工艺还可以采用除了加热之外的其他处理方法将聚合物硬化。如果需要，也可以省略阶段H，尤其省略与通过热处理固化聚合物相关的步骤。但是在此阶段将聚合物硬化可防止微电路在阶段I期间相对于基底移动。
阶段I(图12H)
在阶段I，通过以填充材料1010填充为微电路形成的孔，将微电路固定在电路板的基板上。在实例工艺中，通过将浇注的环氧树脂从电路板的第一表面(1001a)涂布到孔中并且涂布到微电路的顶部上来进行此阶段。用刮刀抹平环氧树脂，并通过在高压釜(autoclave)中固化使该环氧树脂硬化。如果工艺不包括阶段H，则聚合物膜1007也在此时被硬化。
阶段J(图12I)
在阶段J，在电路板的第一表面(1001a)上形成聚合物膜1011，然后在聚合物膜的顶部上形成薄金属覆层1012。
在实例工艺中，通过在电路板的表面上层叠薄的聚合物膜(例如大约40μm)来进行阶段J，在该聚合物膜的顶部上有铜层(例如大约5μm)。借助于压力和热进行层叠。在实例工艺中，膜因此为RCC(涂树脂铜)箔。
还可以通过例如将液体形式的聚合物涂布在电路板上来制造聚合物膜。因此在阶段J层叠不是必须的。必须的是在电路板上制造绝缘层，一般为聚合物膜，该绝缘层包括嵌入组件、尤其是嵌入微电路。根据实施例，聚合物膜本身可以是填充聚合物膜或未填充聚合物膜。聚合物膜还可以涂覆有金属，但这不是必须的，因为之后还要在已经接附于电路板的聚合物层的顶部上形成导电表面。
阶段J能够使用传统的制造方法和在实例工艺的电路板制造过程中使用的工作阶段，但是能够将微电路和其它组件埋入电路板内。
阶段K(图12J)
在阶段K，在聚合物膜1007和1011(同时在导电箔1008和1012)中形成孔1013，通过该孔1013能够与电路板的导电图案和馈通(导电材料1004)以及与微电路接触。
可以例如使用激光或其它一些适当的方法形成孔1013。在阶段D形成的导电图案或在阶段B形成的通孔可以用于对准。
阶段L(图12K)
阶段L对应于阶段C。在阶段L，在孔1013中以及在电路板的表面上形成导电层1014。
在实例工艺中，首先使用三阶段去污处理清洁馈通(孔1013)。在此之后，通过首先在聚合物上形成催化SnPd表面然后将薄的化学铜层(约2FmVAI2微米)沉积在表面上。通过电化学沉积增加铜1014的厚度。
替代地，以导电浆填充馈通或使用其它一些适当的微过孔金属化方法来形成馈通。
阶段M(图12L)
在阶段M，以与阶段D相同的方式形成导电图案。
阶段N和O(图12M和12N)
在阶段N和O，在电路板的表面上涂布光刻聚合物1015并且在聚合物1015中形成所需图案(以与阶段D和M类似的方式)。将曝光的聚合物膜显影，但是保留在电路板上的聚合物膜图案未被去除。
阶段P(图12O)
在阶段P，涂覆1016在前一阶段形成的聚合物膜图案的连接区域。可以以例如Ni/Au覆层或OSP(有机表面保护)来形成覆层1016。
图12的实例描绘了可以被用来实现本发明的一个工艺。然而，本发明决不限于上述工艺，反而本发明使一组不同的工艺及其终端产品覆盖在权利要求书的整个范围内并允许等效解释。更具体地，本发明决不限于实例中示出的布局，反而对于本领域技术人员显而易见的是根据本发明的工艺可以用于制造多种与在此公开的实例很不相同的电路板。因此，图中的微电路和连接件仅示出为对制造工艺进行举例说明。
可以对以上公开的实例工艺做出多种变化，而不脱离根据本发明的概念。这些变化可以涉及各个阶段描述的制造技术，或者例如涉及阶段的相互顺序。例如，可以在阶段D之后等效地执行阶段B，即步骤可以是使钻孔对准图案而不是使图案对准钻孔。相应地，阶段D和E的顺序也可以反过来。然后，在形成导电图案之前，形成组件孔1006。在此情况下，相对于孔1006(还有孔1003)对准导电图案。不管阶段B、D、E的执行顺序如何，使在阶段F制造的聚合物膜1007覆盖孔1006和形成在基板的第二表面1001b上的导电图案。
认为需要的阶段也可以加入以上公开的实例工艺中。例如，在阶段H进行浇注期间保护电路板表面的箔可以被层叠到电路板的第一侧(1001a)上。制造这种保护箔使其覆盖除孔1006之外的所有其它区域。保护箔在以刮刀刮平浇注环氧树脂时使电路板保持干净。可以在阶段I之前的适当阶段形成保护箔，并在浇注之后，立即从电路板的表面去除保护箔。
借助于该方法，还能够制造将要接附在电路板上的组件封装。这种封装还可以包括几个相互电连接的半导体组件。
该方法还可以用于制造整个电气模块。还可以以如下方式应用图12中示出的工艺：仅在电路板的第二侧(1001b)上制造导电结构，微电路的接触表面朝向该第二侧。
该方法能够制造例如电路板或电子模块，其中所使用的基板厚度在50-200微米范围内，微电路的厚度在50-150微米范围内。导体的节距可以在例如50-250微米的范围内变化，而微馈通的直径例如可以为15-50微米。因此，一层结构的单个板的总厚度将为约100-300微米。
还可以以如下方式应用本发明：电路板在彼此顶部装配，从而形成多层电路结构，其中根据图12制造的几个电路板布置于彼此顶部上并且彼此电连接。布置在彼此顶部上的电路板还可以是这样的电路板：导电结构仅形成在电路板的第二侧1001b上，但是其包括馈通，通过该导电结构还可以从电路板的第一侧形成到微电路的电接触。图13示出这样的一个工艺。
图13示出了电路板彼此之间的连接。接下来，分阶段描述该工艺。阶段2A(图13A)
阶段2A描述了布置在彼此顶部上的电路板。例如在更改的图12工艺的J阶段之后，可以获得最下层的电路板。于是在此情况下，通过省略阶段1C修改图12的工艺。
例如在变形的图12工艺的M阶段之后，可以依次获得中间和上层的电路板。在此情况下，通过省略阶段1C并且仅在电路板的第二侧(1001b)上执行阶段J、K和L来修改图12的工艺。
除了电路板，图13A还示出了放置在电路板之间的预浸料环氧树脂层1021。
阶段2B(图13B)
在阶段2B，借助预浸料环氧树脂层1021将电路板层叠在一起。此外，在电路板的上表面上形成覆有金属的环氧树脂膜1022。该工艺对应于图12的工艺的阶段J。在实例工艺中，该覆有金属的环氧树脂膜1022已经位于电路板的下表面上。
阶段2C(图13C)
在阶段2C，为了形成接触，在电路板中钻出孔1023。
在阶段2C之后，例如如下所示地继续该工艺：
阶段2D
在阶段2D，以与阶段1C类似的方式使导电材料在电路板的顶部上以及在通孔1023中生长。
阶段2E
在阶段2E，以与阶段1D类似的方式将电路板表面上的导电层图案化。阶段2F
在阶段2F，以与阶段1N和1O类似的方式将光刻聚合物涂布电路板的表面以及在聚合物中形成所需图案。使暴露的聚合物膜显影，但是不去除留在电路板上的聚合物膜图案。
阶段2G
在阶段2G，以与阶段1P类似的方式，使形成在前一阶段的聚合物膜图案的连接区域金属化。
在图13的实例基础上，显然该方法还可以用于制造多种三维电路结构。例如该方法可以以如下方式使用：将几个存储器电路放置在彼此顶部，从而形成包括几个存储器电路的封装，其中存储器电路彼此连接以形成运行总体(operationaltotality)。可以自由地选择这种模块中的封装并且可以根据所选电路容易地在芯片之间形成接触。
本发明还允许围绕基底中嵌入的组件进行电磁保护。这是因为图12的方法可以以如下方式被修改：在阶段1E中描述的孔1006可以相关于在阶段1B中形成的孔1003而被制造。在此情况下，在阶段1C形成的导电层1004还将覆盖为组件制造的孔1006的侧壁。图15A示出了基底结构的横截面，其为在以前述方式修改的工艺的阶段F之后的状态。
还可以对该工艺进行如下修改：在覆盖为组件制造的孔1006(该孔也被称为安装腔)的侧壁之后，例如通过钻孔，将周边侧壁上的覆盖物分为平行的部分。然后，将图15D中示出的围绕半导体组件(IC)的金属结构分为与介电衬底1001的第一表面1001a和第二表面1001b上的层1004连接的几个馈通导体。因此，通过该工艺可以制造类似图5B至图7B的结构。
在图15A示出的中间阶段之后，可以通过以与阶段1G类似的方式装配微电路、如阶段1H一样将聚合物膜硬化以及与阶段1I类似地接附微电路来继续该工艺。在此之后，可以与阶段1J类似地在电路板的第一表面上形成聚合物和金属箔。图15B示出在这些工艺阶段之后的基底结构的示例横截面。
在图15B所示的中间阶段之后，通过类似于阶段1K地在聚合物膜中制造用于形成接触的孔来继续该工艺。在此之后，类似于阶段1L地，在孔中和板表面上形成导电层。图15C示出了在这些工艺之后的基底结构的示例横截面。为了清楚，类似于阶段1L在孔中和板表面上制造的导电层以黑色突出显示。
在图15C示出的中间阶段之后，通过如阶段1M一样在板表面上图案化导电层、如阶段1N一样涂覆板表面来继续该工艺。在这些阶段之后，通过近乎连续的金属箔围绕微电路，该金属箔形成有效保护使其不受电磁相互作用引起的干扰。图15D中示出该结构。在图15D中所示的中间阶段之后，进行对应于阶段1O和1P在电路板的表面上制造保护箔和连接件的阶段。
在图15D中，保护微电路的金属层的横截面以黑色突出显示。此外，微电路的背景以交叉影线突出显示。交叉影线旨在提示为微电路制造的孔的所有侧被金属箔覆盖。因此，以连续的金属箔侧向围绕微电路。除此之外，金属板被设计在微电路上，金属板的制造与电路板导电图案的制造有关。类似地，在微电路下方尽可能完整地形成金属箔。如图15D所示，例如在微电路下方形成接触意味着必须在金属箔中形成小间隙。但是这些间隙可以被横向形成为很窄或相应地形成为垂直向非常薄，以致于它们不会减弱所获得的抵抗电磁干扰的保护效应。
当检查图15D的实例时，也必须考虑到最终结构也包含以与图中所示平面成直角的方式延伸的部件。通过连接到位于图15D左手边微电路的左手侧上的接触凸点的导体示出以直角延伸的这种结构，其从横向围绕微电路的金属箔和微电路下方的导电层之间延伸至观察者。
因此图15D所示的解决方法提供了具有非常好的保护以使其不受电磁干扰的微电路。由于紧紧围绕微电路来形成保护，因此该结构还保护其不受电路板中包含的组件之间所产生的交互干扰。大多数电磁保护结构还可以接地，因为横向围绕微电路的金属箔可以电连接至电路上方的金属板。可以以通过电路板的导电结构将金属板接地的方式依次设计电路板的连接。
图15D的电子模块包括具有第一表面和第二表面的介电1031衬底、延伸通过介电衬底且在第一表面和第二表面之间具有***侧壁的安装腔。电子模块还包括位于介电衬底的第一表面上的第一布线层1032、位于介电衬底的第二表面上的第二布线层1033以及位于安装腔***侧壁上且将第一布线层中的至少一个导体和第二布线层中的至少一个导体电连接的馈通导体1034。还具有至少部分地位于安装腔内部的至少一个半导体组件IC。电子模块还包括位于第二布线层上的第一绝缘层1035、位于第一布线层上的第二绝缘层1036、以及位于该第一绝缘层上的第三布线层1037。该电子模块还包括位于第一绝缘层内部且使第二布线层和第三布线层之间电连接的第一微过孔1038。电子模块还包括将至少一个半导体组件电连接至第二布线层和第三布线层中的至少一个布线层的第二微过孔1039。根据图15D，电子模块还包括位于第二绝缘层上的第四布线层1040以及位于第二绝缘层内部且使第一布线层和第四布线层之间电连接的第三微过孔1041。
如上面已经描述地，本发明实施例有关于电子模块，例如图5B或图15D所描述地，其包括：
介电衬底225、1031(分别指图5B和图15D中的附图标记)，具有第一表面和第二表面；
安装腔，延伸通过介电衬底225、1031并且在第一表面和第二表面之间具有***侧壁；
第一布线层222、1032，位于介电衬底225、1031的第一表面上；
第二布线层232、1033，位于介电衬底225、1031的第二表面上；
馈通导体212、1034，位于安装腔的***侧壁上并将第一布线层222、1032中的至少一个导体与第二布线层232、1033中的至少一个导体电连接；
至少一个半导体组件30、IC，至少部分位于安装腔内部；
第一绝缘层…、1035，位于第二布线层232、1033上；
第二绝缘层…、1036，位于第一布线层222、1032上；
第三布线层242、1037，位于第一绝缘层…、1035上；
第一微过孔252B、1038，位于第一绝缘层…、1035内且使第二布线层232、1033和第三布线层242、1037之间电连接；
第二微过孔253、1039，将至少一个半导体组件30、IC与第二布线层232、1033和第三布线层242、1037之中的一个电连接；
第四布线层244、1040，位于第二绝缘层…、1036上；以及
第三微过孔252A、1041，位于第二绝缘层…、1036内且使第一布线层222、1032和第四布线层244、1040之间电连接。
在进一步实施例中，该至少一个半导体组件包括朝向第二布线层的至少两个接触焊盘，并且至少一些第二微过孔将至少两个接触焊盘中的至少一些电连接至第二布线层。
在进一步实施例中，该至少一个半导体组件包括朝向第三布线层的至少两个接触焊盘，并且至少一些第二微过孔将至少两个接触焊盘中的至少一些电连接至第三布线层。
在进一步实施例中，电子模块还包括填充位于***侧壁和至少一个半导体组件之间的安装腔的绝缘材料。
在进一步实施例中，至少一个电通路将第三布线层中的至少一个导体连接至第四布线层中的至少一个导体，该至少一个电通路穿过至少一个第一微通孔、位于第二布线层中的至少一个导体、至少一个馈通导体、位于第一布线层中的至少一个导体和至少一个第三微通孔。
在进一步实施例中，馈通导体被电连接、无焊连接以及冶金连接至第一布线层和第二布线层。
在进一步实施例中，第四布线层在安装腔的位置以及该至少一个半导体组件上方限定导电板。
在进一步实施例中，馈通导体覆盖安装腔的整个***侧壁。
在进一步实施例中：
第四布线层在安装腔的位置以及该至少一个半导体组件上方限定导电板；
馈通导体覆盖安装腔的整个***侧壁；以及
导电板和馈通导体可连接到地电势以形成抵抗半导体组件上方和周围的电磁干扰的屏蔽。
在进一步实施例中，馈通导体被分为多个部分，从而在安装腔的***侧壁上形成多个馈通导体，该馈通导体通过多个单独的电路径(electricalroute)使第一布线层和第二布线层相互电连接。
另一实施例与电子模块有关，该电子模块包括：
介电衬底，具有第一表面和与第一表面相对的第二表面；
安装腔，延伸通过介电衬底并且在第一表面和第二表面之间具有***侧壁；
第一布线层，位于介电衬底的第一表面上；
第二布线层，位于介电衬底的第二表面上；
至少两个馈通导体，位于安装腔的***侧壁上并且通过至少两个单独的电路径使第一布线层与第二布线层相互电连接；
第一绝缘层，位于第二布线层上；
第三布线层，位于第一绝缘层上；
至少一个半导体组件，至少部分地位于安装腔内并且包括至少两个朝向第三布线层的接触焊盘；
第一微过孔，位于第一绝缘层内且使第二布线层与第三布线层之间电连接；
第二微过孔，将半导体组件的至少一些接触焊盘电连接至第三布线层；
第二绝缘层，位于第一布线层上；
第四布线层，位于第二绝缘层上；
第三微过孔，位于第二绝缘层内且使第一布线层与第四布线层之间电连接。
在进一步实施例中，进一步的电子模块包括填充位于***侧壁和至少一个半导体组件之间的安装腔的绝缘材料。
在进一步实施例中，至少一个电通路将第三布线层中的至少一个导体连接至第四布线层中的至少一个导体，该至少一个电通路穿过至少一个第一微过孔、第二布线层中的至少一个导体、至少一个馈通导体、第一布线层中的至少一个导体以及至少一个第三微过孔。
在进一步实施例中，馈通导体被电连接、无焊连接以及冶金连接至第一布线层和第二布线层。
在进一步实施例中，其中
该至少一个半导体组件包括朝向第三布线层的接触焊盘；
该至少两个馈通导体包括多个馈通导体；
第二布线层包括多个第一导体，该第一导体限定接触区域并将所述接触区域连接至该多个馈通导体中的至少一些馈通导体；
第三布线层包括多个第二导体，该第二导体从至少一些接触焊盘的位置延伸到至少一些接触区域的位置；
该模块还包括将至少一些接触区域电连接到第三布线层中的至少一些第二导体的第一微过孔；
该模块还包括将至少一些接触焊盘电连接到第三布线层中的至少一些第二导体的第二微过孔。
在进一步实施例中，电子模块还包括位于半导体组件和第三布线层之间的电绝缘粘合剂层；并且将至少两个接触焊盘电连接到第三布线层的该第二微过孔位于电绝缘粘合剂层内。
在一个实施例中，电子模块包括：
介电衬底，具有第一表面和与第一表面相对的第二表面；
安装腔，延伸通过介电衬底并且在第一表面和第二表面之间具有***侧壁；
第一布线层，位于介电衬底的第一表面上；
第二布线层，位于介电衬底的第二表面上；
至少两个馈通导体，位于安装腔的***侧壁上并且通过至少两个单独的电路径使第一布线层与第二布线层相互电连接；
至少一个半导体组件，至少部分地位于安装腔内。
在进一步实施例中，电子模块还包括填充位于***侧壁和至少一个半导体组件之间的安装腔的绝缘材料。
在进一步实施例中，电子模块还包括：
第一绝缘层，位于第二布线层上；
第三布线层，位于第一绝缘层上；
第一微过孔，位于第一绝缘层内并且使第二布线层和第三布线层之间电连接。
在进一步实施例中，该至少一个半导体组件包括朝向第三布线层的至少两个接触焊盘；并且该模块还包括将至少两个接触焊盘电连接到第三布线层的第二微过孔。
在进一步实施例中，电子模块还包括：
第二绝缘层，位于第一布线层上；
第四布线层，位于第二绝缘层上；以及
第三微过孔，位于第二绝缘层内并且使第一布线层和第四布线层之间电连接。
在进一步实施例中，至少一个电通路将第三布线层中至少一个导体连接至第四布线层中的至少一个导体，该至少一个电通路穿过至少一个第一微过孔、位于第二布线层中的至少一个导体、至少一个馈通导体、位于第一布线层中的至少一个导体以及至少一个第三微过孔。
在进一步实施例中，馈通导体被电连接、无焊连接以及冶金连接至第一布线层和第二布线层。
在进一步实施例中，该至少两个馈通导体包括多个平行的馈通导体，每个馈通导体具有宽度且间隔于相邻的馈通导体，使得所述多个导体间的节距小于300微米，其中该节距被定义为单个导体的宽度和该单个导体与其相邻馈通导体之间的间隔之和。
在进一步实施例中，所述多个导体间的节距小于200微米。
在进一步实施例中，所述多个导体间的节距小于100微米。
在进一步实施例中：
至少一个半导体组件包括朝向第三布线层的接触焊盘；
至少两个馈通导体包括多个馈通导体；
第二布线层包括多个第一导体，该第一导体限定接触区域并且将所述接触区域连接到该多个馈通导体中的至少一些馈通导体；
第三布线层包括多个第二导体，该第二导体从至少一些接触焊盘的位置延伸到至少一些接触区域的位置；
该模块还包括将至少一些接触区域电连接到第三布线层中的至少一些第二导体的第一微过孔；
该模块还包括将至少一些接触焊盘电连接到第三布线层中的至少一些第二导体的第二微过孔。
在进一步实施例中，电子模块还包括位于至少一个半导体组件和第三布线层之间的电绝缘粘合剂层；并且将至少两个接触焊盘电连接到第三布线层的该第二微过孔位于电绝缘粘合剂层内。
在进一步实施例中，每个馈通导体从安装腔的***侧壁起的厚度都小于20微米。
根据更进一步的实施例，提供一种半导体芯片封装，包括：
介电衬底，具有第一表面和与第一表面相对的第二表面；
安装腔，延伸通过在第一表面和第二表面之间的介电衬底并且具有限定所述安装腔的侧壁；
至少一个半导体芯片，具有位于安装腔内的接触焊盘；
第一布线层，位于介电衬底的第一表面上；
第二布线层，位于介电衬底的第二表面上；
馈通导体，位于安装腔的侧壁上并且将第一布线层与第二布线层电连接；
第一绝缘层，位于第二布线层上；
第三布线层，位于第一绝缘层上；
第一微过孔，位于第一绝缘层内且使第二布线层与第三布线层之间电连接；以及
第二微过孔，将半导体芯片的至少一些接触焊盘电连接至第三布线层。
在进一步实施例中，半导体芯片封装包括：
第二绝缘层，位于第一布线层上；
第四布线层，位于第二绝缘层上；以及
第三微过孔，位于第二绝缘层内且使第一布线层与第四布线层之间电连接。
在进一步实施例中，多个电通路将半导体芯片的至少一些接触焊盘连接到位于介电衬底第一表面上的第一布线层。
在进一步实施例中，所述多个电通路穿过至少一个第二微过孔、位于第三布线层中的至少一个导体、至少一个第一微过孔、位于第二布线层中的至少一个导体以及至少一个馈通导体。
本发明还提供电子模块的制造方法。
根据实施例，电子模块的制造方法包括：
提供具有第一表面和第二表面的介电衬底；
形成延伸通过介电衬底并且在第一表面和第二表面之间具有***侧壁的安装腔；
在介电衬底的第一表面上形成第一布线层；
在介电衬底的第二表面上形成第二布线层；
在安装腔的***侧壁上形成至少一个馈通导体并且将第一布线层中的至少一个导体电连接到第二布线层中的至少一个导体；
将至少一个半导体组件至少部分地设置在安装腔内；
在第二布线层上形成第一绝缘层；
在第一布线层上形成第二绝缘层；
在第一绝缘层上形成第三布线层；
在第一绝缘层内形成第一微过孔并且使第二布线层和第三布线层之间电连接；
形成将至少一个半导体组件电连接到第二布线层和第三布线层中的至少一个的第二微过孔；
在第二绝缘层上形成第四布线层；以及
在第二绝缘层内形成第三微过孔并且使第一布线层和第四布线层之间电连接。
在该方法的进一步实施例中，形成至少一个馈通导体包括在安装腔的***侧壁上镀铜。
在该方法的进一步实施例中，形成至少一个馈通导体包括以金属覆盖安装腔的所有***侧壁。
在该方法的进一步实施例中，形成至少一个馈通导体包括：
在安装腔的侧壁上镀金属；以及
将金属划分为多个部分，从而在安装腔的***侧壁上形成多个馈通导体，该馈通导体通过多个单独的电路径使第一布线层和第二布线层彼此电连接。
电子模块的另一制造方法包括：
提供具有第一表面和与第一表面相对的第二表面的介电衬底；
形成延伸通过介电衬底并且在第一表面和第二表面之间具有***侧壁的安装腔；
在介电衬底的第一表面上形成第一布线层；
在介电衬底的第二表面上形成第二布线层；
在安装腔的***侧壁上形成至少两个馈通导体并且通过馈通导体使第一布线层和第二布线层彼此电连接；以及
将至少一个半导体组件至少部分地设置在安装腔内。
电子模块的又一制造方法包括：
提供具有第一表面和与第一表面相对的第二表面的介电衬底；
形成至少两个在介电衬底中从第一表面延伸到第二表面的馈通孔；
在介电衬底的第一表面上形成第一布线层；
在介电衬底的第二表面上形成第二布线层；
在馈通孔中形成至少两个馈通导体，该馈通导体使第一布线层和第二布线层彼此电连接；
通过切割一部分介电衬底以及一部分馈通孔和馈通导体，形成穿过介电衬底的安装腔，其中安装腔在第一表面和第二表面之间具有***侧壁，切割后的馈通孔的剩余部分构成***侧壁的一部分并且切割后的馈通导体的剩余部分位于***侧壁上；以及
将至少一个半导体组件至少部分地设置在安装腔内。
以上描述仅为例示本发明而不意欲限制由权利要求给出的保护范围。权利要求也意欲覆盖本发明的等价方案而不应照字面解释。

Claims (20)

1.一种电子模块，包括：
介电衬底，具有第一表面和第二表面；
安装腔，延伸通过该介电衬底并且在该第一表面和该第二表面之间具有***侧壁；
第一布线层，位于该介电衬底的第一表面上；
第二布线层，位于该介电衬底的第二表面上；
馈通导体，位于该安装腔的***侧壁上且使该第一布线层中的至少一个导体电连接到该第二布线层中的至少一个导体；
至少一个半导体组件，至少部分位于该安装腔内；
第一绝缘层，位于该第二布线层上；
第二绝缘层，位于该第一布线层上；
第三布线层，位于该第一绝缘层上；
第一微过孔，位于该第一绝缘层内且使该第二布线层和该第三布线层之间电连接；
第二微过孔，将该至少一个半导体组件连接到该第二布线层和该第三布线层中的至少一个；
第四布线层，位于该第二绝缘层上；以及
第三微过孔，位于该第二绝缘层内且使该第一布线层和该第四布线层之间电连接。
2.如权利要求1所述的电子模块，其中该至少一个半导体组件包括至少两个接触焊盘，该至少两个接触焊盘朝向该第二布线层；并且至少一些该第二微过孔将该至少两个接触焊盘中的至少一些接触焊盘电连接到该第二布线层。
3.如权利要求1所述的电子模块，其中该至少一个半导体组件包括至少两个接触焊盘，该至少两个接触焊盘朝向该第三布线层；并且至少一些该第二微过孔将该至少两个接触焊盘中的至少一些接触焊盘电连接到该第三布线层。
4.如权利要求1所述的电子模块，还包括填充位于该***侧壁和该至少一个半导体组件之间的安装腔的绝缘材料。
5.如权利要求1所述的电子模块，其中至少一个电通路将该第三布线层中的至少一个导体连接到该第四布线层中的至少一个导体，该至少一个电通路穿过至少一个第一微过孔、位于第二布线层中的至少一个导体、至少一个馈通导体、位于该第一布线层中的至少一个导体和至少一个第三微过孔。
6.如权利要求1所述的电子模块，其中该第四布线层在该安装腔的位置和该至少一个半导体组件上方限定导电板。
7.如权利要求1所述的电子模块，其中该馈通导体覆盖该安装腔的整个***侧壁。
8.如权利要求1所述的电子模块，其中
该第四布线层在该安装腔的位置和该至少一个半导体组件上方限定导电板；
该馈通导体覆盖该安装腔的整个***侧壁；以及
该导电板和该馈通导体能够连接到地电势，以形成屏蔽抵抗半导体组件上方和周围的电磁干扰。
9.如权利要求1所述的电子模块，其中该馈通导体被划分为多个部分从而在该安装腔的***侧壁上形成多个馈通导体，该馈通导体通过多个单独的电路径使该第一布线层和该第二布线层彼此电连接。
10.一种电子模块，包括：
介电衬底，具有第一表面和与该第一表面相对的第二表面；
安装腔，延伸通过该介电衬底并且在该第一表面和该第二表面之间具有***侧壁；
第一布线层，位于该介电衬底的第一表面上；
第二布线层，位于该介电衬底的第二表面上；
至少两个馈通导体，位于该安装腔的***侧壁上且通过至少两个单独的电路径使该第一布线层与该第二布线层彼此连接；以及
至少一个半导体组件，至少部分位于该安装腔内。
11.如权利要求10所述的电子模块，还包括填充位于该***侧壁和该至少一个半导体组件之间的安装腔的绝缘材料。
12.如权利要求11所述的电子模块，还包括：
第一绝缘层，位于该第二布线层上；
第三布线层，位于该第一绝缘层上；以及
第一微过孔，位于该第一绝缘层内且使该第二布线层和该第三布线层之间电连接。
13.如权利要求12所述的电子模块，其中该至少一个半导体组件包括至少两个接触焊盘，该至少两个接触焊盘朝向该第三布线层；并且该模块还包括：
第二微过孔，使该至少两个接触焊盘连接至该第三布线层；
第二绝缘层，位于该第一布线层上；
第四布线层，位于该第二绝缘层上；以及
第三微过孔，位于该第二绝缘层内且使该第一布线层和该第四布线层之间电连接。
14.如权利要求13所述的电子模块，其中至少一个电通路将该第三布线层中的至少一个导体连接到该第四布线层中的至少一个导体，该至少一个电通路穿过至少一个第一微过孔、位于第二布线层中的至少一个导体、至少一个馈通导体、位于该第一布线层中的至少一个导体和至少一个第三微过孔。
15.如权利要求12所述的电子模块，其中
该至少一个半导体组件包括朝向该第三布线层的接触焊盘；
该至少两个馈通导体包括多个馈通导体；
该第二布线层包括多个第一导体，该第一导体限定接触区域并将所述接触区域连接至该多个馈通导体中的至少一些馈通导体；
该第三布线层包括多个第二导体，该第二导体从至少一些接触焊盘的位置延伸至至少一些接触区域的位置；
该模块还包括将至少一些接触区域电连接到该第三布线层中的至少一些第二导体的第一微过孔；和
该模块还包括将至少一些接触焊盘电连接到该第三布线层中的至少一些第二导体的第二微过孔。
16.如权利要求13所述的电子模块，还包括位于该至少一个半导体组件和该第三布线层之间的电绝缘粘合剂层；并且使该至少两个接触焊盘连接至该第三布线层的该第二微过孔位于该电绝缘粘合剂层内。
17.一种半导体芯片封装，包括：
介电衬底，具有第一表面和与该第一表面相对的第二表面；
安装腔，延伸通过在该第一表面和该第二表面之间的介电衬底并且具有限定所述的安装腔的侧壁；
至少一个半导体芯片，在该安装腔内具有接触焊盘；
第一布线层，位于该介电衬底的第一表面上；
第二布线层，位于该介电衬底的第二表面上；
馈通导体，位于该安装腔的侧壁上并且将第一布线层与第二布线层电连接；
第一绝缘层，位于该第二布线层上；
第三布线层，位于该第一绝缘层上；
第一微过孔，位于该第一绝缘层内且使该第二布线层与该第三布线层之间电连接；以及
第二微过孔，将该半导体芯片的至少一些接触焊盘电连接至该第三布线层。
18.如权利要求17所述的半导体芯片封装，包括：
第二绝缘层，位于该第一布线层上；
第四布线层，位于该第二绝缘层上；以及
第三微过孔，位于该第二绝缘层内且使该第一布线层与该第四布线层之间电连接。
19.如权利要求17所述的半导体芯片封装，其中多个电通路将该半导体芯片的至少一些接触焊盘电连接到该介电衬底的第一表面上的第一布线层。
20.如权利要求19所述的半导体芯片封装，其中所述多个电通路穿过至少一个第二微过孔、位于该第三布线层中的至少一个导体、至少一个第一微过孔、位于该第二布线层中的至少一个导体和至少一个馈通导体。
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