CN102341864B - 多级行译码的nand闪速架构 - Google Patents

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Abstract

公开了一种NAND闪速存储器设备。该NAND闪速存储器设备包括限定为多个扇区的NAND闪速存储器阵列。以两级来执行行译码。可对所有扇区执行第一级。例如，这可被用于选择块。对于特定扇区执行第二级，以例如在该特定扇区内的块内选择页面。读取和编程操作以扇区内的页面的分辨度来进行，而擦除操作以扇区内块的分辨度来进行。

Description

多级行译码的NAND闪速架构
相关申请的交叉引用
本申请要求2009年3月5日提交的美国临时申请No.61/157,594和2009年6月30日提交的美国申请No.12/495,089的权益，通过引用将其全部内容并入于此。
技术领域
公开了一种NAND闪速存储器设备。
背景技术
在传统NAND闪速存储器中，擦除是基于每块来执行的。与之不同，读取和编程操作是基于每页来进行的。
附图说明
通过参考附图，现将描述示例实施例，其中：
图1是NAND闪速存储器中典型存储器核架构的框图；
图2是示例NAND闪速存储设备的框图，其中实现了一个此处描述的NAND核架构；
图3是用于由示例实施例提供的NAND闪速存储器的存储器核架构的框图；
图4是由示例实施例提供的NAND闪速存储器中的存储器核架构的框图；
图5和6分别示出了用于图3的示例实施例的读取单页和读取多页操作；
图7是根据示例实施例的NAND闪速存储器中存储器核架构的框图；
图8是根据示例实施例的全局行译码器的框图；
图9是图8的单块译码器的示例实施方案的电路图；
图10是图8的单块译码器的另一示例实施方案的框图；
图11是根据示例实施例的本地行译码器的框图；
图12是图10的单扇区译码器的示例实施方案的电路图；
图13是根据示例实施例的用于读取的时序图；
图14是根据示例实施例的用于编程的时序图；和
图15是根据示例实施例的用于擦除的时序图。
具体实施方式
图1示出了NAND闪速存储器中的存储器核架构。
NAND闪速存储器核包括NAND存储器单元阵列100、行译码器102和页面缓冲器电路103和列译码器104。行译码器102通过一组字线连接到NAND存储器单元阵列100，为了简明，在图1中仅示出了一个字线106。页面缓冲器电路103通过一组位线连接到NAND存储器单元阵列100，为了简明，在图1中仅示出了一个位线108。
NAND闪速存储器的单元阵列结构包括一组n个可擦除块。每个块被细分为m个可编程页面(行)。
用于图1的存储器核架构的擦除是基于每块来执行的。与之不同，读取和编程操作是基于每页来进行的。
具有图1闪存的核架构的NAND闪速存储器受到至少三种限制。第一，位仅在擦除目标存储器阵列之后才可以被编程。第二，每一个单元仅可以经受有限次擦除，这之后其不再能可靠地存储数据。换句话说，对于单元存在擦除和编程循环次数的限制(即，耐久性，通常为10000到100000个循环)。第三，最小可擦除阵列尺寸远大于最小可编程阵列尺寸。由于这些限制，复杂的数据结构和算法被执行来有效使用闪速存储器。
即使当闪速控制器请求仅对页面的一小部分的数据写或者数据修改，包含要修改页面的块通常将被重新编程到擦除单位收回过程所声明的空闲(空)块的其中之一。在这种情况下，包含初始块中初始数据的有效页面被复制到所选空闲块。此后，该新块，具有在某个页面中的被修改数据和在其余页面中的初始数据，通过闪速控制器中的虚拟映射***被再次映射到有效的块地址。现在不再使用初始块，并且在其被擦除之后将被擦除单位收回过程声明为空闲块。
擦除-编程循环的受限次数(耐久性)限制了闪速设备的寿命。具有尽可能长的寿命是有益的，并且这取决于对闪速设备的访问模式。对单个单元或者到一小部分单元的反复和频繁重写将导致很快就开始故障并且因此设备的使用寿命很快会结束。
此外，在具有多个闪速设备的闪速存储器***中，如果在闪速存储器***中的设备之间存在显著不均匀的使用状况，则会导致当其它设备还有显著长的寿命时而一个设备的寿命却结束。当一个设备寿命结束，整个存储器***必须被替换，因此这极大地降低了闪速存储器***的寿命。
如果重写可以被均匀地分布在设备的所有单元，则故障发生将尽可能被延迟，从而最大化了设备的寿命。为了通过均匀使用设备的所有单元来延长设备寿命，已经提出多种耗损平衡技术和算法并且在闪速存储器***中被执行。
最后，NAND闪存的单元阵列已被小型化，使得它们已经达到如果在工艺技术中有任何进一步的减小将导致严重减小擦除-编程循环的最大数量的程度。
根据一个广义方面，提供了一种多级行译码的NAND闪速存储器核。
根据另一个广义方面，提供了一种包括下列部件的NAND闪速存储设备：***电路、输入/输出焊盘、高电压发生器和NAND闪速存储器核，该NAND闪速存储器核包括：包括多行乘多列的NAND存储器单元阵列，该单元被安置到多个扇区，每个扇区包括多个所述列的单元；该单元被安置到多个块，每个块包括多个所述行的单元；该NAND存储器单元阵列被配置为用于以一个扇区内的一个块的分辨度来擦除，和被配置为以一个扇区内一个行的分辨度来读取和编程。
根据另一个广义方面，提供了一种NAND闪速存储器核中的方法，包括：执行多级行译码。由于读取/编程和擦除之间的尺寸不匹配，上述块复制操作引入不必要的编程操作，这是因为块的页面中未变的数据和被修改的数据一起被重新编程(复制)到新块。如果最小的可擦除阵列尺寸小于整个块，则设备寿命将大大延长。
图2是包括NAND闪速存储器设备152的设备150的框图。NAND闪速存储器设备152具有多级行译码的存储器核，总地标记为158。另外，NAND闪速存储器设备152具有***电路154、输入和输出焊盘156和高电压发生器160。***电路154可以例如包括用于地址和数据的一个或多个输入和输出缓冲器、用于控制和命令信号的输入缓冲器、以及包括命令译码器、地址计数器、行和列预译码器和状态寄存器的状态机。设备150可以是使用NAND闪速存储器设备152的任意设备。具体示例包括移动设备、存储棒、照相机、固态磁盘驱动器和MP3播放器。闪速设备152可以是设备150的一个永久的部分或者为可移动的。下面提供了多级行译码的存储器核的详细示例实施方案。更一般地，构想了多级行译码的任意存储器核。单元阵列由扇区形成，每个扇区包括多列单元。该单元还形成块，每个块包括多个行，也被称为页面。在一些实施例中，多级行译码包括对于所有扇区执行第一级行译码，且对于每个扇区，执行仅用于该扇区的第二级行译码。在一些实施例中，以一个扇区内一个块的分辨度来执行存储器核内的擦除，并且以一个扇区内一个行的分辨度来进行读取和编程操作。
现在参考图3，其示出了示例实施例提供的核架构。该核架构包括NAND存储器单元阵列，该NAND存储器单元阵列被实现为至少两个NAND存储器单元阵列扇区，此后，简称为“扇区”，在所示示例中示出了4个扇区200、202、204和206。该NAND存储器单元阵列由多个块形成，该多个块进而又由页面形成，还称为行。该NAND存储器单元阵列的每个扇区的单元还以列分布(未示)。行译码功能由全局行译码器208与一组本地行译码器210、212、214和216共同提供，全局行译码器208在块的级别上执行行译码，本地行译码器210、212、214和216在全局行译码器选择的块内在页面的级别上执行译码。更一般地，全局行译码器208执行第一级行译码来选择多行的子集。在此处详细描述的示例实施例中，可选的子集是相邻块，但无需所有的实施方案都是该情况。本地行译码器210、212、214和216执行第二级行译码，来在全局行译码器208选择的多个行的子集中选择一行。本地行译码器210、212、214和216包括与每一个相应扇区200、202、204和206相关的一个本地行译码器并且在相关的扇区本地执行页面选择。页面缓冲器功能由4个页面缓冲器电路220、222、224和226实现，每个扇区(200、202、204和206)一个页面缓冲器电路。列译码器功能由4个列译码器221、223、225和227实现，每个扇区(200、202、204和206)一个列译码器。
读取操作以扇区内的块内的页面的分辨度来执行。编程操作也以扇区内的块内的页面的分辨度来执行。然而，在扇区内的块内的页面在被编程之前被擦除。擦除操作以扇区内的块的分辨度来执行。
对于读取操作，全局行译码器208用于在NAND存储器单元阵列的多个块中选择块。通过由与期望的存储器扇区相关的页面缓冲器电路和列译码器来执行列选择以执行扇区选择。可以例如通过存储器控制器使能相关的页面缓冲器电路和列译码器和/或向相关的页面缓冲器电路和列译码器发送列译码器信号来完成上述操作。由与所选扇区相关的本地行译码器来执行页面选择。以这种方式，可读取所选扇区内的所选块内的所选页面。在读取操作期间，所选扇区内的所选块内的所选页面的数据被读出并锁存到读出放大器(未示)和所选扇区的页面缓冲器电路。之后，保存在页面缓冲器电路中的数据通过相关的列译码器被顺序读出并且例如保存到全局缓冲器(未示)。
对于读取操作，全局行译码器208用于在NAND存储器单元阵列的多个块中选择块。通过由与期望的存储器扇区相关的页面缓冲器电路和列译码器来执行列选择以执行扇区选择。然后，施加合适的擦除信号。以这种方式，可擦除所选扇区内的所选块。
对于编程操作，全局行译码器208用于在NAND存储器单元阵列的多个块中选择块。通过由与期望的存储器扇区相关的页面缓冲器电路和列译码器来执行列选择来执行扇区选择。由与所选扇区相关的本地行译码器来执行页面选择。随后，与所选扇区相关的页面缓冲器电路的内容被编程到所选扇区内的所选块内的所选页面。在编程操作期间，输入数据(例如，来自全局缓冲器电路，未示)经由相关的列译码器被顺序载入所选扇区的页面缓冲器电路。锁存在页面缓存器电路中的输入数据随后被编程到所选扇区的所选页面。
图4示出了示例实施例提供的核架构的另一个示例。该示例实施例类似于图2并且相似的部件使用相似的参考标记来标识。图4的示例实施例具有块预译码器230，其通过块译码器线231连接到全局行译码器208。全局行译码器208通过多个块线连接到存储器阵列，虽然在所示示例中仅示出了一个块线240，但是每个块都有一个块线。块线共同连接到所有的本地行译码器210、212、214和216。每个本地行译码器210、212、214和216还由来自相应页面译码器232、234、236和238的相应一组页面译码器线233、235、237和239来驱动。每个本地行译码器210、212、214和216还通过多个字线连接到对应扇区，对于每个扇区仅示出了一个字线，标记为211、213、215和219。
在操作中，为了选择特定块，块预译码器230将例如来自存储器控制器的输入转换为块译码器线231上的合适信号。全局行译码器208选择块线中的一个。为了在特定扇区内选择特定页面，使能相关扇区的页面译码器(页面译码器232、234、236和238中的一个)并将其用于在所选块内选择特定页面。
图5中描绘了单扇区选择的示例，其示出了对于本地行译码器210在块内选择页面。在一些示例实施例中，该电路被配置为允许同时使能多个页面译码器。在这样的示例实施例中，在所选块内，可通过使能多个页面译码器来执行在多个扇区内选择相应页面。图6中示出了多扇区选择的示例，其示出了由行译码器210和214中的每一个在块内选择行。块线在所有扇区内选择块中的一个，而页面译码器线在每个扇区内的所选块内选择页面(即，字线)中的一个。
在该示例实施例中，读取操作将使得一个或多个页面缓冲器电路包括读出数据。这些页面缓冲器电路的内容随后被单独读出。编程操作将使得一个或多个页面缓冲器电路的内容被同时编程。典型地，这是在对页面缓冲器的写操作之后，通过该写操作多个页面缓冲器电路被顺序地写入。
图7示出了由示例实施例提供的更详细的核架构，其中该示例实施例类似于图3并且相似的部件使用相似的参考标记来标识。在图7中，与其他框图类似，某些部件(例如，列译码器)没有示出，以不模糊示例实施例的特征。在该示例中，NAND核(这可以是整个设备核架构、平面或存储体)包括4个扇区而且每个扇区的页面尺寸为512字节。更一般地，每个扇区的页面尺寸至少为1字节。在该示例中，存在2048个块，共同标为217。每块被分为4个扇区。全局行译码器208通过2048个块线(未示)共同连接到所有本地行译码器210、212、214和216，每个块一个块线。每个块具有32个页面。
图8中描绘了图7的全局行译码器208的示例实施方案。全局行译码器208具有每个块的相应块译码器，对应于块的数量，即总地标为209的2048个块译码器。每个块译码器连接到块译码器线231。在该示例中，块译码器线231包括线xp、xq、xr和xt，用于携带块译码器地址信号Xp、Xq、Xr和Xt。Xp、Xq、Xr和Xt是预译码线。Xp对应于地址A0-A2。Xq对应于地址A3-A5。Xr对应于地址A6-A8。Xt对应于地址A9-A10。每个块译码器驱动相应块线(未示)。与由块译码器线231上的地址信号指示的块相关的块译码器将相应块线驱动为选择状态，且所有其他块线为未选择状态。
图9中描绘了单块译码器的示例电路实施方案。注意，对于块译码器，存在电路实现方案的多种变化，且这样的变化对于本领域普通技术人员是容易理解的。
该电路具有包括锁存输出BDLCH_out的块译码器地址锁存器302，该输出BDLCH_out在当RST_BD为高(实际上为短脉冲)时被复位为0V，并且在当LCHBD为高(其可以是短脉冲)，在NAND逻辑门303接收有效的预译码地址信号Xp、Xq、Xr和Xt(块译码器线)时，被锁存。下面描述的图12、13和14示出了详细时序信息。
块译码器具有本地电荷泵300，其是高电压切换电路以在读取、编程和擦除操作期间提供电压。本地电荷泵300包括耗尽模式n沟道传输晶体管352、自然n沟道二极管连接升压晶体管354、高击穿电压n沟道去耦合晶体管356、高击穿电压n沟道钳位晶体管358、NAND逻辑门360和电容器362。NAND逻辑门360具有用于接收锁存器输出BDLCH_out的一个输入端子和用于接收控制信号OSC的另一个输入端子，用于驱动电容器362的一个端子。传输晶体管352由信号HVen的补码(称为HVenb)控制。去耦合晶体管356和钳位晶体管358的公共端子被耦合到高电压Vhv。
每个块译码器的最终输出信号BD_out共同连接到所有的本地行译码器，例如图9中所描绘的。
现在将描述本地电荷泵350的操作。在读取操作期间，HVenb处于高逻辑电平，并且OSC保持在低逻辑电平。因此，电路元件362、354、356和358不起作用，并且输出端子BD_out反映了出现在BDLCH_out上的逻辑电平。编程操作期间，HVenb处于低逻辑电平，允许OSC以预定频率在高逻辑电平和低逻辑电平之间振荡。如果锁存器输出BDLCH_out处于高逻辑电平，则电容器362将通过升压晶体管354反复地在它的其它端子上积聚电荷和释放所积聚的电荷。去耦合晶体管356将Vhv与升压晶体管354的栅极上所提升的电压隔离。钳位晶体管358将输出端子BD_out的电压电平保持在大约Vhn+Vth，其中Vth是钳位晶体管358的阈值电压。图9中示出的本地电荷泵300为可被用于驱动信号至大于电源电压VCC的电压电平的一个示例电路，但是本领域内的普通技术人员将理解可以使用具有类似或同样的效果的其它电荷泵电路。下面表1示出读取和编程操作期间对于本地电荷泵300的示例偏置条件。
表1
当块译码器锁存器输出BDLCH_out为Vcc、HVenb为0V并且OSC振荡时，块译码器的输出信号BD_out上升为Vhv。
参考图10，块译码器的另一个示例使用块选择晶体管。Vhwl是高电压源，其基于操作具有各种电平。在该示例实施例中，BD_out的驱动能力由块选择晶体管的尺寸而不是由本地电荷泵来确定。因此，在NAND存储器核中本地行译码器数量较多的情况下，该电路提供了较强的驱动能力。
图11描绘了本地行译码器的示例。本地行译码器具有2048个扇区译码器，总地标为500，每个块一个扇区译码器。被称为扇区译码器是因为选择的是扇区内的页面，与在整个存储器阵列中选择页面不同。本地行译码器的输入是页面译码器线，其在所示示例中包括串选择(SS)、字线选择信号S0-S31(每个字线一个该字线选择信号)，和接地选择(GS)。字线选择信号S0-S31共同连接到扇区译码器。
现在参考图12，其描述用于单扇区译码器的示例电路。串选择线SSL、字线WL0到WL31和接地选择线GSL由公共信号SS、S0-S31和GS通过由相关的块译码器的输出信号BD_out共同控制的传输晶体管TSS、TS0到TS31和TGS来驱动。页面译码器提供页面译码器线，即串选择信号SS、接地选择信号GS和公共串译码信号S0-S31。
在操作中，对于所选的块，所有对应的扇区译码器的BD_out输入被激活。对于每个扇区的那个块，这将包括一个扇区译码器。对于所有未被选择的剩余块，所有对应的扇区译码器的BD_out输入被无效。对于要对其执行操作的扇区，在该扇区内，所有的扇区译码器由公共页面译码器线来共同控制。可以有一个或多个要对其执行操作的扇区。对于没有要对其执行操作的扇区，所有的公共页面译码器线不起作用，使得所有的共同连接的扇区译码器不起作用。对于由选择状态的BD_out和活动的页面译码器线二者选择的扇区译码器，该扇区译码器使得相应的所选字线(WL0-WL31中的一个)为被选状态，而剩余的字线为未被选状态。
表2示出了块译码器、本地行译码器和NAND单元阵列在读取、编程和擦除期间偏置条件的示例组。应该理解，所有的数值都可以基于单元特性和工艺技术而改变。
表2
在该示例实施例中，可以执行单扇区操作或多扇区操作。对于读取操作，可执行单扇区页面读取和多至4个扇区的并行页面读取。更一般地，可并行读取的扇区的最大数量由NAND存储器核中的扇区的数量确定。对于编程操作，可执行单扇区页面编程和多至4个扇区的并行页面编程。更一般地，可并行编程的扇区的最大数量由NAND存储器核中的扇区的数量确定。对于擦除，可执行单扇区块擦除和多至4个扇区的并行块擦除。更一般地，可并行擦除的扇区的最大数量由NAND存储器核中的扇区的数量确定。
图13示出了根据一些示例实施例的读取操作时序的示例。对于该示例，上面的表2中限定了对于该示例的读取期间的电压偏置条件。每个未被选扇区中的所有信号保持为0V。该操作时序是基于使用图9中所示的块译码器。
图14示出了根据一些示例实施例的编程操作时序的示例。对于该示例，上面的表2中限定了对于该示例的编程期间的电压偏置条件。每个未被选扇区中的所有信号保持为0V。该操作时序是基于使用图9中所示的块译码器。
图15示出了根据一些示例实施例的擦除操作时序的示例。对于该示例，上面的表2中限定了擦除期间的电压偏置条件。未被选扇区中的所有信号保持为0V。该操作时序是基于使用图9中所示的块译码器。
在图13、14和15中，Sel_Si是任一“所选的”Si输入信号(其中Si＝{S0...S31})的简写。Unsel_Si是任一“未被选的”Si输入信号(其中Si＝{S0...S31})的简写。Sel_WLi是任一“所选的”字线信号(其中WLi＝{WL0...WL31})，的简写。Unsel_WLi是任一“未被选的”字线信号(其中WLi＝{WL0...WL31})的简称。
可以理解，当这里称元件“连接”或者“耦合”到另外的元件，其可以是直接连接或者耦合到其它元件或者存在中间元件。与之不同地，当这里称元件“直接连接”或者“直接耦合”到另外的元件，则不存在中间元件。用于描述元件间关系的其它词语也以类似方式解释(即，“在......之间”对“直接在......之间”、“相邻”对“直接相邻”等)。
可以对所描述的实施例做出某种改变和变型。因此，以上讨论的实施例被认为是示例性而非限制性的。

Claims (40)

1.一种多级行译码的NAND闪速存储器核，包括: 
NAND存储器单元阵列，包括多个扇区，每个扇区具有多列和多行； 
全局行译码器，用于对于所有扇区执行第一级行译码； 
每个扇区对应的本地行译码器，用于仅对该扇区执行第二级行译码； 
其中，多个扇区包括n个扇区，且该NAND闪速存储器核被配置为： 
执行对所选单个扇区的第一读取和编程操作；和 
执行对多至所有n个扇区的所选多个扇区的并行的第二读取和编程操作。 
2.根据权利要求1所述的NAND闪速存储器核，其中： 
该NAND存储器单元阵列包括多个块，每个块包括多行，每行包括每个扇区的存储单元； 
该全局行译码器执行行译码来从多个块选择一个块。 
3.根据权利要求2所述的NAND闪速存储器核，配置为以一个扇区内的一行的分辨度来执行读取和编程操作，和以一个扇区内的一块的分辨度来执行擦除操作。 
4.根据权利要求1所述的NAND闪速存储器核，其中： 
该NAND存储器单元阵列的多个扇区和本地行译码器被安置于本地行译码器和该NAND存储器单元阵列的对应的扇区交替的布局内。 
5.根据权利要求1所述的NAND闪速存储器核，还包括： 
每个扇区对应的页面缓冲器电路。 
6.根据权利要求1所述的NAND闪速存储器核，还包括：每个扇区对应的页面译码器。 
7.根据权利要求1所述的NAND闪速存储器核，还包括： 
每个扇区对应的列译码器。 
8.根据权利要求1所述的NAND闪速存储器核，还包括： 
该全局行译码器和该本地行译码器之间的连接，该连接包括多个块线，每个块线共同连接到每个本地行译码器。 
9.根据权利要求8所述的NAND闪速存储器核，其中该全局行译码器包括： 
多个块译码器，每个共同连接到块译码器线，每个块译码器连接到多 个块线中的一个。 
10.根据权利要求9所述的NAND闪速存储器核，还包括： 
块预译码器，用于接收地址或地址的一部分，并在块译码器线上产生块译码器输出； 
该全局行译码器包括共同连接到该块译码器线的多个块译码器。 
11.根据权利要求1所述的NAND闪速存储器核，还包括： 
对于每个本地行译码器，该本地行译码器和该NAND存储器单元阵列之间的连接，该连接包括多个字线，每个字线将该本地行译码器连接到对应扇区内的相关行的存储器单元。 
12.根据权利要求1所述的NAND闪速存储器核，还包括： 
对于每个扇区，通过页面译码器线连接到该扇区的本地行译码器的对应的页面译码器。 
13.根据权利要求12所述的NAND闪速存储器核，其中每个本地行译码器包括多个扇区译码器，其中给定本地行译码器的扇区译码器共同连接到用于该扇区的页面译码器的页面译码器线。 
14.根据权利要求1所述的NAND闪速存储器核，其中： 
该NAND闪速存储器核被配置为通过下述操作执行对所选单个扇区的第一读取和编程操作： 
全局行译码器执行第一级行译码来选择多行的子集； 
所选单个扇区的对应本地行译码器执行第二级行译码来在该全局行译码器选择的多行的子集中选择一行；和 
该NAND闪速存储器核被配置为通过下述操作执行对多至所有n个扇区的所选多个扇区的并行的第二读取和编程操作： 
该全局行译码器执行第一级行译码来选择多行的子集，和 
对于所选多个扇区的每个扇区，该扇区的对应的本地行译码器执行第二级行译码来在该全局行译码器选择的多行的子集中选择一行。 
15.根据权利要求6所述的NAND闪速存储器核，包括：页面译码器线，其将每个页面译码器连接到对应的本地行译码器； 
其中该NAND闪速存储器核被配置为通过下述操作执行对所选单个扇区的第一读取和编程操作： 
全局行译码器执行第一级行译码来选择多行的子集； 
所选单个扇区的页面译码器接收地址或地址的一部分，并在页面译码 器线上产生页面译码器输出； 
所选单个扇区的对应的本地行译码器根据该页面译码器输出执行第二级行译码来在该全局行译码器选择的多行的子集中选择一行； 
对于第一读取和编程操作，读取包括将所选扇区的所选行的内容传输到对应的页面缓冲器电路， 
且编程包括将对应的页面缓冲器电路的内容传输到所选扇区的所选行； 
为了对多至所有n个扇区的所选多个扇区执行并行的第二读取和编程操作，该全局行译码器执行第一级行译码来选择多行的子集，且对于所选多个扇区的每个扇区： 
该扇区的页面译码器接收地址或地址的一部分，并在页面译码器线上产生页面译码器输出； 
该扇区的对应的本地行译码器根据该页面译码器输出执行第二级行译码来在该全局行译码器选择的多行的子集中选择一行； 
对于第二读取和编程操作，读取包括将所选行的内容传输到对应的页面缓冲器电路， 
且编程包括将对应的页面缓冲器电路的内容传输到所选扇区的所选行。 
16.一种多级行译码的NAND闪速存储器核，包括： 
NAND存储器单元阵列，包括多个扇区，每个扇区具有多列和多行； 
全局行译码器，用于对于所有扇区执行第一级行译码； 
每个扇区对应的本地行译码器，用于仅对该扇区执行第二级行译码； 
该NAND存储器单元阵列包括多个块，每个块包括多行，每行包括每个扇区的存储单元； 
该全局行译码器执行行译码来从多个块选择一个块； 
执行对所选单个扇区内的所选块的第一擦除；和 
对多至所有n个扇区的所选多个扇区，执行对所选块的并行的第二擦除。 
17.一种NAND闪速存储器设备，包括权利要求1所述的NAND闪速存储器核。 
18.一种NAND闪速存储器设备，包括： 
***电路、输入/输出焊盘和高压发生器； 
NAND闪速存储器核，包括： 
包括多行乘多列的NAND存储器单元阵列，该单元被安置到多个扇区，每个扇区包括多个所述列的单元；该单元被安置到多个块，每个块包括多个所述行的单元； 
全局行译码器，用于对于所有扇区执行第一级行译码； 
每个扇区对应的本地行译码器，用于仅对该扇区执行第二级行译码； 
该NAND存储器单元阵列被配置为用于以一个扇区内的一个块的分辨度来擦除，和被配置为以一个扇区内一个行的分辨度来读取和编程。 
19.一种用于在NAND闪速存储器核中执行多级行译码的方法，其中： 
该NAND闪速存储器核包括NAND存储器单元阵列，该NAND存储器单元阵列包括多个扇区，每个扇区具有多列和多行；和多个块，每个块包括多个行，每个行包括每个扇区的存储器单元； 
所述方法包括： 
对于所有扇区执行第一级行译码； 
对于至少一个扇区执行第二级译码； 
其中： 
执行第一级行译码包括执行行译码来从多个块选择一个块；
其中，所述多个扇区由n个扇区组成，该方法还包括： 
对于所选单个扇区，以一个扇区内的一行的分辨度来执行第一读取和编程操作；和 
以一个扇区内一行的分辨度执行对多至所有n个扇区的所选多个扇区的并行的第二读取和编程操作。 
20.根据权利要求19所述的方法，其中，所述NAND闪速存储器核还包括全局行译码器，并且所述方法还包括： 
通过以下操作对所选单个扇区执行第一读取和编程操作： 
执行第一级行译码来选择多行的子集； 
执行第二级行译码来在多行的所选子集中选择一行；和 
通过下述操作执行对多至所有n个扇区的所选多个扇区的并行的第二读取和编程操作： 
该全局行译码器执行第一级行译码来选择多行的子集，和 
对于所选多个扇区的每个扇区，执行第二级行译码来在该多行的所选 子集中选择一行。 
21.一种NAND闪速存储器设备，包括： 
多级行译码的NAND闪速存储器核，该NAND闪速存储器核包括存储器单元阵列扇区，且该NAND闪速存储器核被配置为： 
对于所选单个存储器单元阵列扇区执行第一编程；和 
对于多至所有n个扇区的所选多个存储器单元阵列扇区并行的执行第二编程。 
22.根据权利要求21所述的设备，其中该NAND闪速存储器核还包括全局行译码器，该全局行译码器对于所有n个存储器单元阵列扇区执行第一级行译码，该NAND闪速存储器核还包括每个存储器单元阵列扇区对应的本地行译码器，该本地行译码器仅对该扇区执行第二级行译码。 
23.根据权利要求22所述的设备，其中该n个存储器单元阵列扇区和本地行译码器被安置于本地行译码器和该NAND闪速存储器核的对应的存储器单元阵列扇区交替的布局内。 
24.根据权利要求21所述的设备，还包括： 
每个存储器单元阵列扇区对应的页面缓冲器电路。 
25.根据权利要求21所述的设备，还包括： 
每个存储器单元阵列扇区对应的页面译码器。 
26.根据权利要求21所述的设备，还包括： 
每个存储器单元阵列扇区对应的列译码器。 
27.一种用于在NAND闪速存储器核中执行多级行译码的方法，其中， 
该NAND闪速存储器核包括存储器单元阵列扇区；所述方法包括： 
对于所选单个存储器单元阵列扇区执行第一编程；和 
对于多至所有n个扇区的所选多个存储器单元阵列扇区并行的执行第二编程。 
28.根据权利要求27所述的方法，其中执行多级行译码包括： 
使用全局行译码器执行与所有n个存储器单元阵列扇区相关的第一级行译码；和 
使用多个本地行译码器中与所选单个存储器单元阵列扇区相关的一个本地行译码器执行第二级行译码。 
29.根据权利要求27所述的方法，其中每个存储器单元阵列扇区包括相应的字线和相应的单元衬底，且在第一编程期间未被选择的存储器单元 阵列扇区的所有字线和单元衬底被偏置到公共电压，该公共电压为0V。 
30.根据权利要求27所述的方法，其中n至少为四。 
31.根据权利要求30所述的方法，其中与第二编程相关的未被选择的多个存储器单元阵列扇区数量至少为二，且所选多个存储器单元阵列扇区数量至少为二。 
32.根据权利要求31所述的方法，其中每个存储器单元阵列扇区包括相应的字线和相应的单元衬底，且在第二编程期间未被选择的多个存储器单元阵列扇区的所有字线和单元衬底被偏置到公共电压，该公共电压为0V。 
33.根据权利要求27所述的方法，其中所选单个存储器单元阵列扇区包括多列和多行，且第一编程包括将NAND闪速存储器核的页面缓冲器电路的内容传输到所选单个存储器单元阵列扇区的所选行。 
34.根据权利要求27所述的方法，其中所选多个存储器单元阵列扇区的每一个包括相应的列和相应的行，且第二编程包括将NAND闪速存储器核的页面缓冲电路的内容传输到所选多个存储器单元阵列扇区的所选行。 
35.一种用于在NAND闪速存储器核中执行多级行译码的方法，其中， 
该NAND闪速存储器核包括存储器单元阵列扇区；所述方法包括： 
对于单个存储器单元阵列扇区内的所选块执行第一擦除；和 
对于多至所有n个扇区的所选多个存储器单元阵列扇区，执行对所选块的并行的第二擦除。 
36.根据权利要求35所述的方法，其中执行多级行译码包括： 
使用全局行译码器执行与所有n个存储器单元阵列扇区相关的第一级行译码；和 
使用多个本地行译码器中与单个存储器单元阵列扇区相关的一个本地行译码器执行第二级行译码。 
37.根据权利要求35所述的方法，其中每个存储器单元阵列扇区包括相应的字线和相应的单元衬底，且在第一擦除期间未被选择的存储器单元阵列扇区的所有字线和单元衬底被偏置到公共电压，该公共电压为0V。 
38.根据权利要求35所述的方法，其中n至少为四。 
39.根据权利要求38所述的方法，其中与第二擦除相关的未被选择的多个存储器单元阵列扇区数量至少为二，且所选多个存储器单元阵列扇区数量至少为二。 
40.根据权利要求39所述的方法，其中每个存储器单元阵列扇区包括相应的字段和相应的单元衬底，且在第二擦除期间未被选择的多个存储器单元阵列扇区的所有字线和单元衬底被偏置到公共电压，该公共电压为0V。 
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