CN102323848A - 利用斩波技术消除失调影响的带隙基准电路 - Google Patents
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Abstract
本发明涉及一种利用斩波技术消除失调影响的带隙基准电路，其包括全差分调制器，第一输入端与第四电阻及第三三极管的发射极相连，第二输入端与第五电阻相连，且全差分调制器的第二输入端通过第六电阻与第四三极管的发射极相连；全差分调制器的输出端运算放大器的输入端相连，运算放大器的输出端与解调器的输入端相连，解调器的输出端与滤波器的输入端相连；第四电阻与滤波器的输出端相连，第五电阻与滤波器的输出端相连；第三三极管与第四三极管的基极端及集电极端均接同一参考电位。本发明降低现有运放失调电压和1/f噪声对输出电压的影响，并能够降低输出电压温度系数变化，降低了电路设计的复杂度，结构简单，安全可靠。
Description
技术领域
本发明涉及一种带隙基准电路，尤其是一种利用斩波技术消除失调影响的带隙基准电路，属于带隙基准电路的技术领域。
背景技术
随着电路***结构的进一步复杂化，对模拟电路的基本模块要求越来越高，如A/D、D/A、锁相环、滤波器电路提出了更高速度、更高精度的要求。在这些模块电路中，一般都需要相应电压或电流基准电路，能为***提供不随温度和电源变化的电压或电流源。带隙基准具有低温度系数、高电源抑制比等优点，并且是唯一的实际可用的基准电压，因而获得了广泛的应用和研究。
如图1所示：为目前常用带隙基准电路的结构示意图。图中，运算放大器的同相端通过第一电阻R1与运算放大器的输出端相连，运算放大器的反相端通过第二电阻R2与运算放大器的输出端相连；运算放大器的同相端还与第一三极管Q1的发射极相连，第一三极管Q1的集电极与基极端接地；运算放大器的反相端还与第二三极管Q2的发射极相连，第二三极管Q2的集电极与基极端接同一参考电位；第一三极管Q1与第二三极管Q2均为PNP三极管。由于运算放大器本身会存在失调，因此其输入为零但是其输出电压并不为零。电路中运算放大器的输入失调电压会使输出电压产生误差，并且这一误差会被放大。此外，失调电压本身会随温度变化，因此增大了输出电压的温度系数。此外，运算放大器的1/f噪声也会限制基准电压的精度。
James T.Doyle等的美国专利US6075407中的附图3中，示出了另一种带隙基准电路结构。所述带隙基准电路结构复杂，同时，由于运算放大器本身存在失调电压问题，上述结构的带隙基准电路依然存在输出误差的问题。
发明内容
本发明的目的是克服现有技术中存在的不足，提供一种利用斩波技术消除失调影响的带隙基准电路，其结构简单，解决了带隙电路输出失调的问题，并能有效消除因1/f噪声而引起的基准电压误差，安全可靠。
按照本发明提供的技术方案，所述利用斩波技术消除失调影响的带隙基准电路，包括全差分调制器，所述全差分调制器的第一输入端与第四电阻及第三三极管的发射极相连，全差分调制器的第二输入端与第五电阻相连，且全差分调制器的第二输入端通过第六电阻与第四三极管的发射极相连；全差分调制器的输出端运算放大器的输入端相连，运算放大器的输出端与解调器的输入端相连，解调器的输出端与滤波器的输入端相连；第四电阻对应于与第一输入端相连的另一端与滤波器的输出端相连，第五电阻对应于第二输入端相连的另一端与滤波器的输出端相连；第三三极管与第四三极管的基极端及集电极端均接同一参考电位。
所述全差分调制器包括第一开关管及第四开关管；第一开关管通过第二开关管及第三开关管与第四开关管相应的端部相连；第一开关管与第四开关管的控制端与时钟信号相连，第二开关管及第三开关管的控制端与对应的反相时钟信号相连。所述第一开关管、第二开关管、第三开关管及第四开关管均为NMOS管或CMOS管。所述第三三极管及第四三极管均为PNP三极管。
所述解调器包括第五开关管及第六开关管，第五开关管与第六开关管一端对应相连形成输出端；第五开关管及第六开关管的控制端分别由时钟信号及对应的反相时钟信号相连。所述第五开关管及第六开关管均为NMOS管或CMOS管。所述滤波器为低通滤波器。
本发明的优点：运算放大器的输入端与全差分调制器相连，运算放大器的输出端与解调器相连，解调器的输出端与滤波器相连；通过全差分调制器能够将外部输入基带信号通过斩波调制成高频信号，高频信号通过运算放大器进行放大后输出，并由解调器进行解调，且通过滤波器滤除相应的高频信号；从而能够降低现有运放失调电压和1/f噪声对输出电压的影响，并能够降低由失调电压随温度变化而引起输出电压温度系数变化，降低了电路设计的复杂度，结构简单，安全可靠。
附图说明
图1为现有带隙基准电路的原理图。
图2为本发明的结构框图。
图3为本发明全差分调制器的结构原理图。
图4为本发明解调器的结构原理图。
具体实施方式
下面结合具体附图和实施例对本发明作进一步说明。
如图2～图4所示：本发明包括全差分调制器106、运算放大器107、解调器108、滤波器109、第一开关管110、第二开关管111、第三开关管112、第四开关管113、第五开关管114、第六开关管115、第一输入端116及第二输入端117。
如图2所示：为了降低现有带隙基准电路中放大器的失调电压及由失调电压随温度变化而引起输出电压温度系数变化，所述运算放大器107的输入端与全差分调制器106相连，所述全差分调制器106具有第一输入端116及第二输入端117，运算放大器107的输出端与解调器108相连，解调器108的输出端通过滤波器109滤波后输出，滤波器109采用低通滤波器；通过滤波器109滤除经过全差分调制器106及解调器108变换后产生的高频信号。滤波器109的输出端通过第四电阻R4与全差分调制器106的第一输入端116相连，且滤波器109的输出端通过第五电阻R5与全差分调制器106的第二输入端相连。所述全差分调制器106的第一输入端116还与第三三极管Q3相连；具体地，全差分调制器106的第一输入端116与第三三极管Q3的发射极相连，第三三极管Q3的基极端及集电极端均接同一参考电位；第三三极管Q3采用PNP三极管。全差分调制器106的第二输入端117还通过第六电阻R6与第四三极管Q4相连；具体地，全差分调制器106的第二输入端117通过第六电阻R6与第四三极管Q4的发射极相连，第四三极管Q4的基极端与集电极端均接同一参考电位，第四三极管Q4采用PNP三极管。全差分调制器106能够将信号调制成高频信号，所述高频信号经过运算放大器107进行放大输出，最后经过解调器108解调与滤波器109滤波后输出，能够有效降低运算放大器107输出的失调电压和1/f噪声对输出电压的影响，并能够降低由失调电压随温度变化而引起输出电压温度系数的变化。
如图3所示：为本发明全差分调制器106的结构原理图。全差分调制器106包括第一开关管110、第二开关管111、第三开关管112及第四开关管113；其中，第一开关管110、第二开关管111、第三开关管112及第四开关管113均采用N沟道MOS管或CMOS管(其中并行地连接了N沟道MOS晶体管和P沟道MOS晶体管)。第一开关管管110与第四开关管113的栅极端均采用时钟Ф进行控制，第二开关管111及第三开关管112的栅极端均采用反相时钟Ф进行控制。具体连接为：第一开关管110的源极端通过第二开关管111与第四开关管113的漏极端相连，第二开关管111的源极端与第一开关管110的源极端相连，第二开关管111的漏极端与第四开关管113的漏极端相连；第一开关管110的漏极端与第四开关管113的源极端间设有第三开关管112，第三开关管112的源极端与第四开关管113的源极端相连，第三开关管112的漏极端与第一开关管110的漏极端相连。第一开关管110与第三开关管113源极端间的电压形成Vin1，第一开关管110与第四开关管113漏极端间的电压形成Vout1。当第一开关管110与第四开关管113通过时钟Ф进行触发控制，第二开关管111及第三开关管112通过反相时钟Ф进行控制后，能够通过斩波调制技术将低频信号调制到高频信号输出。
如图4所示：为本发明解调器108的结构原理图。解调器108包括第五开关管114及第六开关管115，其中，第五开关管114与第六开关管115均采用N沟道MOS管或CMOS管。第五开关管114的栅极端通过时钟Ф进行控制，第六开关管115的栅极端通过反相时钟Ф进行控制。第五开关管114与第六开关管115的漏极端连接成等电位后形成输出端Vout2，第五开关管114与第六开关管115的源极端形成输入端Vin2。通过解调器108后，能够将全差分调制器106调制成的高频信号解调为基带信号。
如图2～图4所示：使用时，将时钟信号Ф与第一开关管110、第四开关管113及第五开关管114的栅极端相连，反相时钟Ф信号与第二开关管111、第二开关管112及第六开关管115的栅极端相连。工作时，第一输入端116及第二输入端117与电压源相连，外部电压信号经过全差分调制器106斩波调制后调制成高频信号，所述高频信号经过运算放大器107进行放大后输出，并由解调器108解调成基带信号；所述基带信号由低通滤波器109滤除高频信号输出；滤波器109通过第四电阻R4与第五电阻R5进行反馈；从而能够降低现有运算失调电压和1/f噪声对输出电压的影响，并降低了由失调电压随温度变化而引起输出电压温度系数的变化。本发明通过全差分调制器106形成斩波调制技术，避免了采用数字校准技术来提高带隙基准电路时的复杂性，降低了实现难度，结构简单，安全可靠。
Claims (7)
1.一种利用斩波技术消除失调影响的带隙基准电路，其特征是：包括全差分调制器（106），所述全差分调制器（106）的第一输入端（116）与第四电阻（R4）及第三三极管（Q3）的发射极相连，全差分调制器（106）的第二输入端（117）与第五电阻（R5）相连，且全差分调制器（106）的第二输入端通过第六电阻（R6）与第四三极管（Q4）的发射极相连；全差分调制器（106）的输出端运算放大器（107）的输入端相连，运算放大器（107）的输出端与解调器（108）的输入端相连，解调器（108）的输出端与滤波器（109）的输入端相连；第四电阻（R4）对应于与第一输入端（116）相连的另一端与滤波器（109）的输出端相连，第五电阻（R5）对应于第二输入端（117）相连的另一端与滤波器（109）的输出端相连；第三三极管（Q3）与第四三极管（Q4）的基极端及集电极端均接同一参考电位。
2.根据权利要求1所述的利用斩波技术消除失调影响的带隙基准电路，其特征是：所述全差分调制器（106）包括第一开关管（110）及第四开关管（113）；第一开关管（110）通过第二开关管（111）及第三开关管（112）与第四开关管（113）相应的端部相连；第一开关管（110）与第四开关管（113）的控制端与时钟信号相连，第二开关管（111）及第三开关管（112）的控制端与对应的反相时钟信号相连。
3.根据权利要求2所述的利用斩波技术消除失调影响的带隙基准电路，其特征是：所述第一开关管（110）、第二开关管（111）、第三开关管（112）及第四开关管（113）均为NMOS管或CMOS管。
4.根据权利要求1所述的利用斩波技术消除失调影响的带隙基准电路，其特征是：所述第三三极管（Q3）及第四三极管（Q4）均为PNP三极管。
5.根据权利要求1所述的利用斩波技术消除失调影响的带隙基准电路，其特征是：所述解调器（108）包括第五开关管（114）及第六开关管（115），第五开关管（114）与第六开关管（115）一端对应相连形成输出端；第五开关管（114）及第六开关管（115）的控制端分别由时钟信号及对应的反相时钟信号相连。
6.根据权利要求5所述的利用斩波技术消除失调影响的带隙基准电路，其特征是：所述第五开关管（114）及第六开关管（115）均为NMOS管或CMOS管。
7.根据权利要求1所述的利用斩波技术消除失调影响的带隙基准电路，其特征是：所述滤波器（109）为低通滤波器。
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