CN102314035B

CN102314035B - 硅基液晶微显示像素单元版图结构

Info

Publication number: CN102314035B
Application number: CN 201110266747
Authority: CN
Inventors: 赵博华; 黄苒; 杜寰; 罗家俊; 林斌
Original assignee: Institute of Microelectronics of CAS
Current assignee: Nanjing Weixin Huapu Information Technology Co ltd
Priority date: 2011-09-09
Filing date: 2011-09-09
Publication date: 2013-04-03
Anticipated expiration: 2031-09-09
Also published as: CN102314035A

Abstract

本发明公开了硅基液晶微显示像素单元版图结构，所述像素单元包括像素电容、存储电容、第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管，其特征在于，第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管位于像素单元的上部，像素电容和存储电容位于像素单元的下部。本发明提供的硅基液晶微显示像素单元版图合理地布置像素单元内部电路各个晶体管的位置，并利用像素电路中晶体管的连接关系和电容的连接关系，重复利用部分版图，从而减小了版图面积。

Description

硅基液晶微显示像素单元版图结构

技术领域

本发明涉及硅基液晶（LCoS），尤其涉及硅基液晶微显示像素单元版图结构。

背景技术

LCoS是一种将CMOS集成电路技术和液晶显示技术相结合的新型显示技术。与穿透式液晶显示（LCD）和数字光处理（DLP）相比，LCoS具有光利用效率高、体积小、开口率高、制造成本低等特点。LCoS的解析度可以做得很高，能够方便地应用在便携型投影设备上。

目前硅基液晶微显示市场定位在大尺寸显示器产品及HMD(Head Mount Device)，并且随着高清数字电视的普及，在一般尺寸小于1英寸（2.54cm）的LCoS的显示芯片上需要集成百万级的像素单元，相应的像素单元尺寸大小从7微米到20微米。因此显示器的分辨率越高，在相同的芯片面积下就需要将像素点做得越小，这需要合理布局LCoS像素单元电路版图。

发明内容

针对现有技术中存在的上述问题，本发明提供了硅基液晶微显示像素单元版图结构。

本发明提供了硅基液晶微显示像素单元版图结构，所述像素单元包括像素电容、存储电容、第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管，第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管位于像素单元的上部，像素电容和存储电容位于像素单元的下部。

在一个示例中，像素单元具有写控制信号布线、预充电压控制信号布线、上拉控制信号布线以及读控制信号布线、电源信号布线、数据输入信号布线、地信号布线、第一层金属线、第二层金属线和第三层金属线；写控制信号布线、预充电压控制信号布线、上拉控制信号布线以及读控制信号布线由上至下依次横向布置，写控制信号布线、预充电压控制信号布线、上拉控制信号布线以及读控制信号布线由第二层金属线形成；

数据输入信号布线、地信号布线和电源信号布线由左至右依次纵向布置，数据输入信号布线、地信号布线和电源信号布线由第三层金属线形成。

在一个示例中，像素电容和存储电容横向布置，像素电容和存储电容具有公用端。

在一个示例中，像素单元具有衬底和N阱；

第一晶体管和第二晶体管横向布置，第一晶体管的漏极和第二晶体管的源极共用；第一晶体管位于像素单元的最左方并且处于存储电容的上方；第二晶体管位于第一晶体管的右方且处于存储电容的上方；衬底位于第二晶体管的右方且处于存储电容的上方；第三晶体管横向布置，第三晶体管位于第二晶体管的右上方；第四晶体管横向布置，第四晶体管位于衬底的右方且处于像素电容的上方；N阱位于第三晶体管的右方并且处于第四晶体管的上方；第五晶体管竖向布置，第五晶体管位于第四晶体管的上方和N阱的右方。

在一个示例中，像素单元具有液晶电极信号布线；液晶电极信号布线位于N阱的右方，并且液晶电极信号布线与第五晶体管M5的源极部分重合，通过第三层金属线连接至液晶电极。

在一个示例中，写控制信号布线通过第一通孔、第一层金属线和接触孔与第一晶体管的栅极相连接；预充电压控制信号布线通过第一通孔、第一层金属线和接触孔与第三晶体管的栅极相连接；读控制信号布线通过第一通孔连接到第一层金属线，第一层金属线通过接触孔与第五晶体管的栅极相连接；上拉控制信号布线通过第一通孔连接到第一层金属线，第一层金属线与第四晶体管的漏极相连接；

数据输入信号布线通过第二通孔、第二层金属线和第一通孔与第一晶体管的源极相连接；地信号布线通过通孔第二通孔、第二层金属线和第一通孔与存储电容和像素电容的公共端相连接；电源信号布线通过第二通孔、第二层金属线和第一通孔与N阱相连接。

本发明提供的硅基液晶（LCoS）微显示像素单元版图合理地布置像素单元内部电路各个晶体管的位置，并利用像素电路中晶体管的连接关系和电容的连接关系，重复利用部分版图，从而减小了版图面积；并通过利用两层金属线分别布置每个像素单元所需的七根信号线，其中横向四根为行扫描信号，纵向三根其中一根为列扫描的输出电压信号，另外两根为电源和地信号，从而使整个像素阵列能很好的配合行列扫描电路以及满足数据信号电压的输入，同时结构紧凑能满足微显示对像素单位大小的要求，并且易于像素阵列的形成。

附图说明

下面结合附图来对本发明作进一步详细说明，其中：

图1是硅基液晶（LCoS）微显示像素单元版图结构图之一；

图2是硅基液晶（LCoS）微显示像素单元版图结构图之二；

图3是4×4像素阵列版图结构图。

具体实施方式

本发明提供的硅基液晶（LCoS）微显示像素单元版图结构如图1所示，该版图主要包括第一层金属线MET1、第二层金属线MET2、第三层金属线MET3、多晶硅POLY1、接触孔CT、第一通孔V1、第二通孔V2；所述的像素单元电路包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、电容C1和电容C2。

第一晶体管M1的源极通过第一层金属线MET1和第一通孔V1连接到第二层金属线MET2，再通过第二通孔V2将第二层金属线MET2连接到第三层金属线MET3，此第三层金属线MET3为数据输入信号布线VDATA_MET3；第一晶体管M1的栅极M1_G通过接触孔CT将第一层多晶硅POLY1连接到第一层金属线MET1，再通过第一通孔V1将第一层金属线M1连接到第二层金属线MET2，此第二层金属线MET2为写控制信号布线write_MET3；第一晶体管M1的漏极和第二晶体管M2的源极M1_D-M2_S在版图上共用；第一晶体管M1的衬底通过第一通孔V1将第一层金属线MET1连接到第二层金属线MET2，再通过第二通孔V2将第二层金属线MET2连接到第三层金属线MET3，此第三层金属线MET3为接地信号布线GND_MET3。

第二晶体管M2的漏极M2_D通过第一层金属线MET1连接到第三晶体管M3的漏极M3_D和电容C1的A端C1_A，并且第二晶体管M2的漏极M2_D通过接触孔CT将第一层金属线MET1连接到第二晶体管M2的栅极M2_G，即第三晶体管M3的漏极、第二晶体管M2的漏极和第二晶体管M2的栅极M2_GD-M3_D相连接在一起；第二晶体管M2的栅极通过接触孔CT连接到第一层金属线MET1，此第一层金属线MET1横向布线通过接触孔CT连接到第四晶体管M4的栅极M4_G；电容C1的B端C1_B和第二晶体管M2的衬底通过第一通孔V1将第一层金属线MET1连接到第二层金属线MET2，再通过第二通孔V2将第二层金属线MET2连接到第三层金属线MET3，此第三层金属线MET3为地信号布线GND_MET3。

第三晶体管M3的栅极M3_G通过接触孔CT将第一层多晶硅POLY1连接到第一层金属线MET1，再通过第一通孔V1将第一层金属线MET1连接到第二层金属线MET2，此第二层金属线MET2为预充电控制信号布线vpu_MET2；第三晶体管M3的源极M3_S和衬底N_VDD（即N阱）通过第一通孔V1将第一层金属线MET1连接到第二层金属线MET2，再通过第二通孔V2将第二层金属线MET2连接到第三层金属线MET3，此第三层金属线MET3为电源信号布线VDD_MET3。

第四晶体管M4的漏极M4_D通过第一通孔V1将第一层金属线MET1连接到第二层金属线MET2，此第二层金属线MET2为上拉控制信号布线pull_MET2；第四晶体管M4的源极和第五晶体管M5的漏极M4_S-M5_D在版图上共用；第四晶体管M4的衬底通过第一通孔V1将第一层金属线MET1连接到第二层金属线MET2，再通过第二通孔V2将第二层金属线MET2连接到第三层金属线MET3，此第三层金属线MET3为地信号布线GND。

第五晶体管M5的栅极M5_G通过第一通孔V1将第一层金属线MET1连接到第二层金属线MET2，此第二层金属线MET2为读控制信号布线read_MET2；第五晶体管M5的源极M5_S通过第一层金属线MET1连接到电容C2的A端C2_A；电容C2的B端C2_B和第五晶体管M5的衬底通过第一通孔V1将第一层金属线MET1连接到第二层金属线MET2，再通过第二通孔V2将第二层金属线MET2连接到第三层金属线MET3，此第三层金属线MET3为地信号布线GND_MET3。

液晶材料的电极V_LC通过第一层金属线MET1连接到第五晶体管M5的源极M5_S，并且液晶材料的电极V_LC通过第一通孔V1将第一层金属线MET1连接到第二层金属线MET2，再通过第二通孔V2将第二层金属线MET2连接到第三层金属线MET3，此第三层金属线MET3最终引出作为LC液晶材料的阳极。

第一晶体管M1、第二晶体管M2、第四晶体管M4、第五晶体管M5均采用NMOS晶体管；第三晶体管M3采用PMOS晶体管。像素单元的面积大小为15微米×15微米。

像素单元中的行扫描信号write_MET2、vpu_MET2、pull_MET2以及read_MET2采用第二层金属线MET2横向布线；为了配合列扫描电路，像素单元的数据输入信号VDATA_MET3采用第三层金属线MET3纵向布线；电源信号VDD和地信号GND采用第三层金属线MET3纵向布线。

存储电容C1位于像素单元的左下方，横向放置，其中电容A端C1_A 朝左放置，电容B端C1_B朝右放置；像素电容C2位于像素单元的右下方，横向放置，其中电容A端C2_A 朝右放置，电容B端C2_B 朝左放置；电容C1的B端C1_B和电容C2的B端C2_B在版图上为共用关系。

第一晶体管M1和第二晶体管M2横向布置（横向布置即为晶体管的源极和漏极为横向摆放），并且第一晶体管M1的漏极和第二晶体管M2的源极为共用关系；第一晶体管M1位于像素电路版图布局的最左方和存储电容C1的上方；第二晶体管M2位于第一晶体管M1的右方和存储电容C1的上方；衬底位于第二晶体管M2的右方和存储电容C1的上方。

第三晶体管M3横向布置，其位于第二晶体管M2的右上方；第四晶体管M4横向布置，其位于衬底的右方和像素电容C2的上方；N阱位于第三晶体管M3的右方和第四晶体管M4的上方；第五晶体管M5竖向布置（竖向布置即为晶体管的源极和漏极为竖向摆放），其位于第四晶体管M4的上方和N阱的右方。

V_LC为连接液晶材料一极的信号线，其位于N阱的右方，部分与第五晶体管M5的源极重合，并且通过第三层金属线MET3连接到液晶的一极。

写控制信号布线write_MET2、预充电压控制信号布线vpu_MET2、读控制信号布线read_MET2、上拉控制信号布线pull_MET2从像素电路版图上方开始在满足设计规则的情况下依次布置，并且其都为横向走线。写控制信号布线write_MET2位于像素电路版图上方，在横向走线的同时通过第一通孔V1、第一层金属线MET1和接触孔CT与第一晶体管M1的栅极相连接；预充电压控制信号布线vpu_MET2位于写控制信号布线write_MET2下方，在横向走线的同时通过第一通孔V1、第一层金属线MET1和接触孔CT与其上方的第三晶体管M3的栅极相连接；读控制信号布线read_MET2位于预充电压控制信号布线vpu_MET2下方，在横向走线的同时通过第一通孔V1连接到第一层金属线MET1，此第一层金属线MET1竖向跨过上方的预充电压控制信号布线vpu_MET2，再通过接触孔CT与读控制信号布线read_MET2上方的第五晶体管M5的栅极相连接；上拉控制信号布线pull_MET2位于读控制信号布线read_MET2布线下方，在横向走线的同时通过第一通孔V1连接到第一层金属线MET1，此第一层金属线MET1竖向从下往上依次跨过上方的读控制信号布线read_MET2、预充电压控制信号布线vpu_MET2与位于预充电压控制信号布线vpu_MET2上方的第四晶体管M4的漏极M4_D相连接。

数据输入信号布线VDATA_MET3、地信号布线GND_MET3、电源信号布线VDD_MET3从像素电路版图左方开始在满足设计规则的情况下依次布置，并且数据输入信号布线VDATA_MET3、地信号布线GND_MET3、电源信号布线VDD_MET为竖向走线。数据输入信号布线VDATA_MET3位于像素电路版图最左方，在竖向走线的同时通过第二通孔V2、第二层金属线MET2和第一通孔V1与位于左方的第一晶体管M1的源极相连接；地信号布线GND_MET3位于数据输入信号布线VDATA_MET3的右方，在竖向走线的同时通过第二通孔V2、第二层金属线MET2和第一通孔V1与位于像素电路版图下方的存储电容C1和像素电容C2的B端相连接；电源信号布线VDD_MET位于地信号布线GND_MET3的右方，在竖向走线的同时通过第二通孔V2、第二层金属线MET2和第一通孔V1与位于像素电路版图上方的N阱相连接。

参阅图2，椭圆圈内的版图部分21是在形成像素阵列时可以与横向相邻像素单位重叠的部分，虽然只占整个像素单元面积10的一小部分，但是对于一般SVGA（800×600）分辨率的微显示芯片，显示像素单元就有将近50万个，因此重叠部分的面积总和还是不小的一部分。组成阵列时，一个像素单元的实际占用的面积20为整个像素单元面积10与相邻像素单位重叠的部分21的差值。

参阅图3，这是用图1组成的一个4×4像素阵列版图结构图，在此4×4像素阵列中，写控制信号布线write1、预充电压控制信号布线vpu1、上拉控制信号布线pull1、读控制信号布线read1构成第一行像素单元信号控制线，信号布线write2、预充电压控制信号布线vpu2、上拉控制信号布线pull2、读控制信号布线read2构成第二行像素单元信号控制线，写控制信号布线write3、预充电压控制信号布线vpu3、上拉控制信号布线pull3、读控制信号布线read3构成第三行像素单元信号控制线，写控制信号布线write4、预充电压控制信号布线vpu4、上拉控制信号布线pull4、读控制信号布线read4构成第四行像素单元信号控制线，它们通过***行扫描链的扫描信号控制；上下相邻的像素单元的数据输入信号布线、电源信号布线、地信号布线连接在一起；数据输入信号VDATA1为第一列像素输入信号，数据输入信号VDATA2为第二列像素输入信号，数据输入信号VDATA3为第三列像素输入信号，数据输入信号VDATA4为第四列像素输入信号，它们分别为每一列提供相应的输入电压；数据输入信号布线VDD和地信号布线GND通过整个电路周围的电源和地布线最终分别连接到电源和地上；另外，像素与像素之间重叠的部分，能有效利用像素之间的空隙，使整个像素阵列结构更紧凑，面积更优化。

实际电路工作时，每一行的写控制信号作为该行像素单元电压写入到电容C1的开关控制信号，每一行的预充电压控制信号作为该行像素单元电容C1的预充电信号，每一行的上拉控制信号作为该行像素单元电容C2的放电和充电信号，每一行的读控制信号作为该行像素单元电压读入到C2的开关控制信号，每一列的数据输入信号为此列像素单元的输入电压，通过这些信号相应的时序配合，从而将每一帧数据写入到整个像素阵列中。

以上所述仅为本发明的优选实施方式，但本发明保护范围并不局限于此。任何本领域的技术人员在本发明公开的技术范围内，均可对其进行适当的改变或变化，而这种改变或变化都应涵盖在本发明的保护范围之内。

Claims

1.硅基液晶微显示像素单元版图结构，所述像素单元包括像素电容、存储电容、第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管，其特征在于，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管和所述第五晶体管位于像素单元的上部，像素电容和存储电容位于像素单元的下部；

其中，像素单元具有写控制信号布线、预充电压控制信号布线、上拉控制信号布线以及读控制信号布线、电源信号布线、数据输入信号布线、地信号布线、第一层金属线、第二层金属线和第三层金属线；写控制信号布线、预充电压控制信号布线、上拉控制信号布线以及读控制信号布线由上至下依次横向布置，写控制信号布线、预充电压控制信号布线、上拉控制信号布线以及读控制信号布线由第二层金属线形成；

数据输入信号布线、地信号布线和电源信号布线由左至右依次纵向布置，数据输入信号布线、地信号布线和电源信号布线由第三层金属线形成；

其中，像素电容和存储电容横向布置，像素电容和存储电容具有公用端；其中，像素单元具有衬底和N阱；

所述第一晶体管和所述第二晶体管横向布置，所述第一晶体管的漏极和所述第二晶体管的源极共用；所述第一晶体管位于像素单元的最左方并且处于存储电容的上方；所述第二晶体管位于所述第一晶体管的右方且处于存储电容的上方；衬底位于所述第二晶体管的右方且处于存储电容的上方；所述第三晶体管横向布置，所述第三晶体管位于所述第二晶体管的右上方；所述第四晶体管横向布置，所述第四晶体管位于衬底的右方且处于像素电容的上方；N阱位于所述第三晶体管的右方并且处于所述第四晶体管的上方；所述第五晶体管竖向布置，所述第五晶体管位于所述第四晶体管的上方和N阱的右方；

其中，写控制信号布线通过第一通孔、第一层金属线和接触孔与所述第一晶体管的栅极相连接；预充电压控制信号布线通过第一通孔、第一层金属线和接触孔与所述第三晶体管的栅极相连接；读控制信号布线通过第一通孔连接到第一层金属线，第一层金属线通过接触孔与所述第五晶体管的栅极相连接；上拉控制信号布线通过第一通孔连接到第一层金属线，第一层金属线与所述第四晶体管的漏极相连接；

数据输入信号布线通过第二通孔、第二层金属线和第一通孔与所述第一晶体管的源极相连接；地信号布线通过通孔第二通孔、第二层金属线和第一通孔与存储电容和像素电容的公共端相连接；电源信号布线通过第二通孔、第二层金属线和第一通孔与N阱相连接。

2.如权利要求1所述的硅基液晶微显示像素单元版图结构，其特征在于，像素单元具有液晶电极信号布线；液晶电极信号布线位于N阱的右方，并且液晶电极信号布线与所述第五晶体管M5的源极部分重合，通过第三层金属线连接至液晶电极。