CN102306644A

CN102306644A - Soi型mos晶体管的测试结构及其的形成方法

Info

Publication number: CN102306644A
Application number: CN201110250692A
Authority: CN
Inventors: 仇超; 李乐; 张晓勇
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2011-08-29
Filing date: 2011-08-29
Publication date: 2012-01-04
Anticipated expiration: 2031-08-29
Also published as: CN102306644B

Abstract

一种SOI型MOS晶体管的测试结构，用于衡量所述SOI型MOS晶体管内体接触方式抑制浮体效应的效果，所述SOI型MOS晶体管包括第一顶层硅，位于所述第一顶层硅表面的栅极结构，分别位于所述栅极结构两侧第一顶层硅内的源区、漏区及体接触区，所述测试结构包括第二顶层硅；位于所述第二顶层硅内的第一掺杂区，及分别位于所述第一掺杂区两侧的第二掺杂区，所述第一掺杂区与所述源区及漏区均掺杂有第一离子，且具有相同的离子分布；所述第二掺杂区和所述体接触区均掺杂有第二离子，且具有相同的离子分布。本发明通过测试结构获取SOI型MOS晶体管的顶层硅的电阻性能，以衡量体接触方式对空穴或电子的释放效果。

Description

SOI型MOS晶体管的测试结构及其的形成方法

技术领域

本发明涉及半导体制造技术领域，特别涉及一种SOI型MOS晶体管的测试结构及其的形成方法。

背景技术

绝缘体上硅(SOI)结构与常规的体硅衬底(bulk substrate)相比有诸多优点，例如：消除了闩锁效应，减小了器件的短沟道效应，改善了抗辐照能力等等。因此，很多半导体芯片制造商采用SOI衬底来制作MOS晶体管。

SOI技术带来器件和电路性能提高的同时也不可避免地带来了不利的影响，其中最大的问题在于部分耗尽SOI器件的浮体效应(floating body effect)。当器件顶层硅的厚度大于最大耗尽层的宽度时，由于结构中氧化层的隔离作用，器件开启后一部分没有被耗尽的顶层硅将处于电学浮空的状态，这种浮体结构会给器件特性带来显著的影响，称之为浮体效应。浮体效应会引起科克(kink)效应、漏击穿电压降低、反常亚阈值斜率等现象，从而影响器件性能。

由于浮体效应对器件性能带来不利的影响，如何抑制浮体效应的研究，一直是SOI器件研究的热点。针对浮体效应的解决措施分为两类，一类是采用体接触方式使积累的空穴或电子得到释放，一类是从工艺的角度出发采取源漏工程或衬底工程减轻浮体效应。所谓体接触，就是使氧化层上方、顶层硅底部处于电学浮空状态的区域和外部相接触，导致空穴或电子不可能在该区域积累，因此这种结构可以成功地克服SOI型MOS晶体管的浮体效应。

因为顶层硅较常规的硅衬底厚度小得多，所以所述顶层硅的电阻值较大。又因为通过体接触方式将积累的空穴或电子释放的效果与顶层硅内的电阻大小有关。若电阻过大，则会影响空穴的释放效果。所以测量顶层硅内的电阻数值对衡量空穴释放的效果至关重要。

发明内容

本发明解决的问题是提供一种SOI型MOS晶体管的测试结构及其的形成方法，获取SOI型MOS晶体管的顶层硅的电阻性能，以衡量体接触方式对空穴或电子的释放效果。

为解决上述问题，本发明提供一种SOI型MOS晶体管的测试结构，所述测试结构用于衡量所述SOI型MOS晶体管内体接触方式抑制浮体效应的效果，所述SOI型MOS晶体管包括第一顶层硅，位于所述第一顶层硅表面的栅极结构，分别位于所述栅极结构两侧第一顶层硅内的源区、漏区及体接触区，所述测试结构包括：

第二顶层硅；位于所述第二顶层硅内的第一掺杂区，及分别位于所述第一掺杂区两侧的第二掺杂区，所述第一掺杂区和第二掺杂区通过第二浅隔离区进行隔离，所述第一掺杂区和所述源区及漏区均掺杂有第一离子，且具有相同的离子分布；所述第二掺杂区与所述体接触区均掺杂有第二离子，且具有相同的离子分布。

所述第一离子与第二离子的导电类型相反。

所述体接触区位于所述源区或漏区的与所述栅极结构相对一侧的第一顶层硅内，或者所述体接触区分别位于所述源区与所述栅极结构相对一侧的第一顶层硅内及所述漏区与所述栅极结构相对一侧的第一顶层硅内。

可选的，所述测试结构还包括测试电路，所述测试电路与所述两侧的第二掺杂区电连接，用以测试所述两侧的第二掺杂区之间第二顶层硅的电阻数值，以衡量所述SOI型MOS晶体管内体接触区抑制浮体效应的效果。

可选的，所述测试电路与所述第一掺杂区电连接，以施加不同的反向偏置电压，用以测试所述两侧的第二掺杂区之间第二顶层硅在不同反向偏置电压下的电阻数值，衡量所述SOI型MOS晶体管内体接触区抑制浮体效应的效果。

可选的，所述SOI型MOS晶体管的源区/漏区与所述体接触区之间形成有第一浅隔离区，所述第一浅隔离区和所述测试结构的第二浅隔离区具有相同的尺寸。

可选的，所述第一离子的浓度范围为1.0E18～1.0E20atom/cm³，所述第二离子的浓度范围为1.0E18～1.0E20atom/cm³。

可选的，所述第一顶层硅与所述第二顶层硅掺杂有相同离子浓度的第三离子，所述第三离子的导电类型与所述第二离子的导电类型相同，所述第三离子的浓度范围为1.0E12～1.0E15atom/cm³。

本发明还提供一种SOI型MOS晶体管的测试结构的形成方法，包括：

提供第一基底和第二基底，在所述第一基底表面形成第一顶层硅及在所述第二基底表面形成第二顶层硅；

在所述第一顶层硅表面形成栅极结构；

在第一掺杂环境中进行离子掺杂，形成位于所述栅极结构两侧第一顶层硅内的源区和漏区，及位于所述第二顶层硅内的两个第一掺杂区；

在第二掺杂环境中进行离子掺杂，形成位于所述源区或/和漏区的与所述栅极结构相对一侧的体接触区，及位于所述第二顶层硅内的第二掺杂区，所述第一掺杂区位于所述两个第二掺杂区之间的第二顶层硅内。

可选的，所述第一掺杂环境中进行掺杂的离子为第一离子，所述第二掺杂环境中进行掺杂的离子为第二离子，所述第一离子的导电类型与第二离子的导电类型相反。

可选的，还包括形成第一浅隔离区和第二浅隔离区，所述第一浅隔离区位于所述体接触区与所述源区或漏区之间，所述第二浅隔离区位于所述第一掺杂区和第二掺杂区之间。

可选的，在所述第一浅隔离区和第二浅隔离区同时形成，且具有相同的尺寸。

可选的，还包括对所述第一顶层硅与所述第二顶层硅进行第三离子的掺杂，所述第三离子的导电类型与所述第二离子的导电类型相同，所述第三离子的浓度范围为1.0E12～1.0E15atom/cm³。

与现有技术相比，上述方案具有以下优点：形成与SOI型MOS晶体管对应的测试结构，所述第一掺杂区与所述源区和漏区的离子分布相同，所述第二掺杂区与所述体接触区的离子分布相同，并通过测试所述两侧的第二掺杂区间的电阻数值，对应衡量所述SOI型MOS晶体管中体接触区和与其对应的源区或漏区之间的电阻大小，进而衡量SOI型MOS晶体管的体接触方式对空穴或电子的释放效果。

附图说明

图1和图2是本发明一个实施例的测试结构及其对应的SOI型MOS晶体管示意图；

图3～图10是本发明一个实施例的对应测试结构及其对应的SOI型MOS晶体管形成方法的结构示意图。

具体实施方式

现有技术的SOI型MOS晶体管中，因为顶层硅较常规的硅衬底厚度小得多，所以所述顶层硅的电阻值较大。又因为通过体接触方式将积累的空穴或电子释放的效果与顶层硅内的电阻大小有关。若电阻过大，则会影响空穴的释放效果。所以顶层硅内的电阻大小对衡量空穴释放的效果至关重要。

第二顶层硅；位于所述第二顶层硅内的第一掺杂区，及分别位于所述第一掺杂区两侧的第二掺杂区，所述第一掺杂区和第二掺杂区通过第二浅隔离区进行隔离，所述第一掺杂区和所述源区及漏区均掺杂有第一离子，且具有相同的离子分布，所述第二掺杂区与所述体接触区均掺杂有第二离子，且具有相同的离子分布。

上述测试结构中，所述第一掺杂区与所述源区和漏区具有相同的离子分布，所述第二掺杂区与所述体接触区具有相同的离子分布，并可以通过测试所述两侧的第二掺杂区间的电阻数值，对应衡量所述SOI型MOS晶体管中体接触区和与其对应的源区或漏区之间的电阻大小，进而衡量SOI型MOS晶体管的体接触方式对空穴或电子的释放效果。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

图1和图2是本发明一个实施例的测试结构及其对应的SOI型MOS晶体管示意图。

首先参考图2，为图1测试结构对应的SOI型MOS晶体管，所述SOI型MOS晶体管包括：

第一衬底01，依次位于所述第一衬底01表面的第一氧化层02和第一顶层硅03；

位于所述第一顶层硅03表面的栅极结构30，及位于所述栅极结构30两侧第一顶层硅03内的源区/漏区11，及位于所述源区或/和漏区11与所述栅极结构30相对一侧的体接触区12。本图示出的为位于源区或漏区11一侧的体接触区12，即所述体接触区12为一个。所述体接触区12和所述源区或漏区11通过第一浅隔离区22进行隔离。作为其他实施例，所述体接触区12还可以同时位于所述源区12和漏区12各一侧，即具有2个体接触区。

其中，所述源区或漏区11掺杂有第一离子，所述体接触区12掺杂有第二离子，所述第一离子的导电类型和所述第二离子的导电类型相反，若所述第一离子的导电类型为N型，则所述第二离子的导电类型为P型；若所述第一离子的导电类型为P型，则所述第二离子的导电类型为N型。

所述SOI型MOS晶体管还形成有第一隔离区21，通过所述第一隔离区21，将相邻的SOI型MOS晶体管进行有效隔离。

参考图1为图2对应的测试结构，包括：

第二衬底010，依次位于所述第二衬底010表面的第二氧化层020和第二顶层硅030；

位于所述第二顶层硅030内的第一掺杂区110，位于所述第一掺杂区110两侧的第二掺杂区120，所述第一掺杂区110和所述两侧的第二掺杂区120通过第二浅隔离区220进行隔离绝缘。

同时参考图1和图2，所述第一掺杂区120和所述源区/漏区11均掺杂有相同离子分布的第一离子，所述第二掺杂区110和所述体接触区12均掺杂有相同离子分布的第二离子，所述第一离子的导电类型和所述第二离子的导电类型相反，若所述第一离子的导电类型为N型，则所述第二离子的导电类型为P型；若所述第一离子的导电类型为P型，则所述第二离子的导电类型为N型。

进一步地，所述第一离子的浓度范围为1.0E18～1.0E20atom/cm³，所述第二离子的浓度范围为1.0E18～1.0E20atom/cm³。

进一步地，参考图1和图2，所述第一顶层硅03与所述第二顶层硅030掺杂有相同离子浓度的第三离子，所述第三离子的导电类型与所述第二离子的导电类型相同，所述第三离子的浓度范围为1.0E12～1.0E15atom/cm³。

进一步地，同时参考图1和图2，所述第二浅隔离区220与所述第一浅隔离区22具有相同的尺寸。进一步地，所述第二浅隔离区220和第一浅隔离区22的厚度范围均为500～2000埃。

如图1所示的测试结构还形成有第二隔离区210，通过所述第二隔离区210，将相邻的测试结构进行有效隔离。进一步地，所述第二隔离区210与图2所示的第一隔离区21为在同一步工艺步骤中形成，且具有相同的尺寸。

所述测试结构还包括测试电路，所述测试电路连接所述两侧的第二掺杂区120，以测试所述两侧的第二掺杂区120间的第二顶层硅030的电阻大小。本实施例中，所述测试电路至少包括电源310，及与其串联的电流表320。所述电源310、电流表320、所述两侧的第二掺杂区120及位于所述两侧第二掺杂区120之间的第二顶层硅030构成回路。若所述测试电路施加至所述两侧的第二掺杂区120两端的电压为V，且通过所述电流表320测试获得的电流数值为I，则所述两侧的第二掺杂区120间的第二顶层硅030的电阻为R＝V/I。

进一步地，所述测试电路还可连接所述第一掺杂区110，在第二顶层硅030施加反向偏置电压，以测试所述两侧的第二掺杂区120间的第二顶层硅030在不同偏置电压下的电阻大小。所述反向偏置电压为使得第一掺杂区110和第二顶层硅030之间的PN结反向偏置的电压。

结合图1和图2，所述测试结构中的第一掺杂区110与SOI型MOS晶体管中的所述源区/漏区11对应，均掺杂有相同浓度的第一离子；所述第二掺杂区120与体接触区12对应，均掺杂有相同浓度的第二离子。通过测量所述两侧的第二掺杂区120之间第二顶层硅030的电阻大小，可以对应反应SOI型MOS晶体管中源区/漏区11与所述体接触区12之间的第一顶层硅030间的电阻大小。具体地可以参照后续的测试方法中的描述。

图3～图9是本发明一个实施例的测试结构及其对应的SOI型MOS晶体管形成方法结构示意图。

如图3和图4所示，分别提供第一基底和第二基底，在所述第一基底表面形成第一顶层硅03，在所述第二基底表面形成第二顶层硅030。其中，所述第二基底包括第二衬底010及位于所述第二衬底010表面的第二氧化层020，所述第一基底包括第一衬底01及位于所述第一衬底01表面的第一氧化层02。所述第一顶层硅03和第二顶层硅030的厚度范围为1000～3000埃。所述第一顶层硅03和第二顶层硅030内均掺杂有第三离子，所述第三离子与后续的第二离子的导电类型相同，与后续的第一离子的导电类型相反，所述第三离子的浓度范围为1.0E12～1.0E15atom/cm³。

进一步地，还包括在所述第二基底上的第二顶层硅030内还形成第二隔离区210，通过所述第二隔离区210将相邻的测试结构进行有效隔离；在所述第一顶层硅03内形成第一隔离区21，通过所述第一隔离区21将相邻的SOI型MOS晶体管进行有效隔离。

如图5和图6所示，在所述第二顶层硅030内形成第二浅隔离区220，及在所述第一顶层硅03内形成第一浅隔离区22。其中，本实施例中，所述第二浅隔离区220的数目为两个，同时位于所述第二隔离区210之间的第二顶层硅030内，用于隔离后续形成的第一掺杂区和第二掺杂区。

后续形成的SOI型MOS晶体管仅具有一个与源区或漏区对应的体接触区，所以在此形成仅位于其中一侧的第一浅隔离区22，所述第一浅隔离区22将用于隔离后续形成的体接触区和源/漏区。

所述第一浅隔离区22和所述第二浅隔离区220具有相同的尺寸，且通过同一步工艺形成。

作为一个实施例，在所述第二顶层硅030和第一顶层硅03内分别形成第二浅隔离区220和第一浅隔离区22的工艺为：同时刻蚀所述第一顶层硅03和第二顶层硅030，分别形成位于第一顶层硅03内的第一沟槽和位于第二顶层硅030内的第二沟槽，并对所述第一沟槽和第二沟槽填充绝缘物质，形成所述第二浅隔离区220和所述第一浅隔离区22。

如图7所示，在所述第一顶层硅03表面形成栅极结构30，所述栅极结构30包括位于所述第一顶层硅03表面的栅极氧化层(未图示)及位于所述栅极氧化层表面的栅极(未图示)。

如图8和图9所示，在第一掺杂环境中，形成图9示出的所述SOI型MOS晶体管内所述栅极结构30两侧的源/漏区11，及位于所述测试结构内的第一掺杂区110。其中，所述第一掺杂区110分别位于所述第二浅隔离区220相对一侧的第二顶层硅030内。所述第一掺杂环境中的掺杂离子为第一离子。

因为位于同一的所述第一离子掺杂环境中，所述第一掺杂区110和所述源/漏区11内具有相同离子分布的第一离子，即所述第一掺杂区110和所述源/漏区11为同步形成，所述第一掺杂区110的离子分布可用以反映所述源/漏区11的离子分布。所述第一离子的浓度范围为1.0E18～1.0E20atom/cm³。

继续参考图8和图9，在第二掺杂环境中，形成图9示出的SOI型MOS晶体管内的体接触区12，所述体接触区12位于所述第一浅隔离区22中与所述源/漏区11相对一侧的第二顶层硅03内，同时形成位于图8所示测试结构内的第二掺杂区120。其中，所述第二掺杂区120位于所述第二浅隔离区220之间的第一顶层硅030内。所述第二掺杂环境中的掺杂离子为第二离子。

因为位于同一的所述第二掺杂环境中，所述第二掺杂区120和所述体接触区12内具有相同离子分布的第二离子，且所述第二掺杂区120可用以反映所述体接触区12的离子分布。所述第二离子的浓度范围为1.0E18～1.0E20atom/cm³。

至此，SOI型MOS晶体管及与所述SOI型MOS晶体管对应的测试结构均以形成，且所述SOI型MOS晶体管的掺杂环境分别与所述测试结构的掺杂环境对应相同，所以所述测试结构内的离子分布可以对应于所述SOI型MOS晶体管内的离子分布。

进一步地，如图10所示，还包括形成测试电路300，所述测试电路300至少包括电源310及与所述电源310串联的电流表320。其基于的测试原理为：通过电源310对图10中位于所述第一掺杂区110的两侧的第二掺杂区120施加电压，使得所述第二掺杂区120具有电压差，并通过电流表320获得所述流经所述第二掺杂区120之间的电流值，以获取所述第二掺杂区120之间的电阻，以衡量对应的SOI型MOS晶体管形成所述体接触区后，所述第一顶层硅03内的空穴和电子的释放效果。作为其他实施例，所述测试电路300还可以为其他分布。

下面结合SOI型MOS晶体管及与所述SOI型MOS晶体管对应的测试结构对所述测试结构的测试方法进行测试。

如图10所示，通过电源310对位于所述第一掺杂区110的两侧的第二掺杂区120施加电压，使得所述两侧的第二掺杂区120具有电压差，通过电流表320测量所述流经所述第二掺杂区120之间的电流值，以获取所述第二掺杂区120之间的电阻数值R1，并可以根据所述电阻数值R1获得所述第二掺杂区120之间第二顶层硅030的电阻性能参数，如方块电阻等电阻性能参数。又因为所述第二掺杂区120之间第二顶层硅030的电阻性能等于或略等于所述图9的体接触区12与近所述体接触区12的源/漏区11之间的电阻性能，进而可以衡量对应的SOI型MOS晶体管的体接触方式对所述第一顶层硅03内多余的空穴或电子的释放效果。

如图9所示，所述SOI型MOS晶体管在工作状态时，所述源/漏区11与所述第一顶层硅03交界处会形成有一定厚度的耗尽层，且所述耗尽层电中性。所述耗尽层的厚度会影响所述SOI型MOS晶体管中体接触区和与其对应的源区或漏区之间的电阻大小，进而影响体接触方式对空穴或电子的释放效果。

进一步地，在进行所述SOI型MOS晶体管对应的测试时，还可以对图10所示测试结构的第一掺杂区110施加反向偏置电压，以使得在所述第一掺杂区110下方第二顶层硅030内形成耗尽层，更精确地对应衡量所述SOI型MOS晶体管中体接触区和与其对应的源区或漏区之间的电阻大小，进而衡量SOI型MOS晶体管的体接触方式对空穴或电子的释放效果。所述反向偏置电压为使得第一掺杂区110和第二顶层硅030之间的PN结反向偏置的电压。

本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims

1.一种SOI型MOS晶体管的测试结构，所述测试结构用于衡量所述SOI型MOS晶体管内体接触方式抑制浮体效应的效果，所述SOI型MOS晶体管包括第一顶层硅，位于所述第一顶层硅表面的栅极结构，分别位于所述栅极结构两侧第一顶层硅内的源区、漏区及体接触区，其特征在于，所述测试结构包括：

2.根据权利要求1所述测试结构，其特征在于，所述第一离子与第二离子的导电类型相反。

3.根据权利要求1所述测试结构，其特征在于，所述体接触区位于所述源区或漏区的与所述栅极结构相对一侧的第一顶层硅内，或者所述体接触区分别位于所述源区与所述栅极结构相对一侧的第一顶层硅内及所述漏区与所述栅极结构相对一侧的第一顶层硅内。

4.根据权利要求1所述测试结构，其特征在于，所述测试结构还包括测试电路，所述测试电路与所述两侧的第二掺杂区电连接，用以测试所述两侧的第二掺杂区之间第二顶层硅的电阻数值，以衡量所述SOI型MOS晶体管内体接触区抑制浮体效应的效果。

5.根据权利要求4所述测试结构，其特征在于，所述测试电路与所述第一掺杂区电连接，以施加不同的反向偏置电压，用以测试所述两侧的第二掺杂区之间第二顶层硅在不同反向偏置电压下的电阻数值，衡量所述SOI型MOS晶体管内体接触区抑制浮体效应的效果。

6.根据权利要求1所述测试结构，其特征在于，所述SOI型MOS晶体管的源区/漏区与所述体接触区之间形成有第一浅隔离区，所述第一浅隔离区和所述测试结构的第二浅隔离区具有相同的尺寸。

7.根据权利要求1所述测试结构，其特征在于，所述第一离子的浓度范围为1.0E18～1.0E20atom/cm³，所述第二离子的浓度范围为1.0E18～1.0E20atom/cm³。

8.根据权利要求1所述测试结构，其特征在于，所述第一顶层硅与所述第二顶层硅掺杂有相同离子浓度的第三离子，所述第三离子的导电类型与所述第二离子的导电类型相同，所述第三离子的浓度范围为1.0E12～1.0E15atom/cm³。

9.一种SOI型MOS晶体管的测试结构的形成方法，包括：

在所述第一顶层硅表面形成栅极结构；

在第一掺杂环境中进行离子掺杂，形成位于所述栅极结构两侧第一顶层硅内的源区和漏区，及位于所述第二顶层硅内的第一掺杂区；

10.根据权利要求9所述测试结构的形成方法，其特征在于，所述第一掺杂环境中进行掺杂的离子为第一离子，所述第二掺杂环境中进行掺杂的离子为第二离子，所述第一离子的导电类型与第二离子的导电类型相反。

11.根据权利要求9所述测试结构的形成方法，其特征在于，还包括形成第一浅隔离区和第二浅隔离区，所述第一浅隔离区位于所述体接触区与所述源区或漏区之间，所述第二浅隔离区位于所述第一掺杂区和第二掺杂区之间。

12.根据权利要求11所述测试结构的形成方法，其特征在于，所述第一浅隔离区和所述第二浅隔离区同时形成，且具有相同的尺寸。

13.根据权利要求10所述测试结构的形成方法，其特征在于，所述第一离子的浓度范围为1.0E18～1.0E20atom/cm³，所述第二离子的浓度范围为1.0E18～1.0E20atom/cm³。

14.根据权利要求9所述测试结构的形成方法，其特征在于，还包括对所述第一顶层硅与所述第二顶层硅进行第三离子的掺杂，所述第三离子的导电类型与所述第二离子的导电类型相同，所述第三离子的浓度范围为1.0E12～1.0E15atom/cm³。