CN102290344A - 沟槽式mos管制作工艺 - Google Patents

Abstract

本发明提供的沟槽式MOS场效应管制作工艺，提高了沟槽栅表面平坦度，且避免出现类似V形状的下陷结构，提高了沟槽式MOS管器件性能，该工艺包括提供半导体衬底结构，该半导体衬底结构包括沟槽、沉积于沟槽表面和衬底结构表面的栅介质层；在栅介质层表面沉积多晶硅层；在多晶硅层表面进行第一类型杂质离子注入；在多晶硅表面进行第二类型杂质离子注入，所述第二类型杂质离子与第一类型杂质离子类型不同；进行退火；通过化学机械研磨工艺研磨多晶硅层；通过回刻蚀工艺，去除沟槽外的多晶硅层；制作源极和漏极。

Description

沟槽式MOS管制作工艺

技术领域

本发明涉及半导体制造领域，尤其涉及沟槽式MOS管制作工艺。 

背景技术

沟槽式MOS场效应管是在平面式MOS场效应管基础上发展起来的新型MOS管，具备导通电阻小、饱和电压低、开关速度快、沟道密度高、芯片尺寸小等优点，是中低压MOS场效应管发展的主流，所述中低压范围通常为20V～300V之间。 

图1为现有一种沟槽式MOS场效应管的剖面结构示意图。该沟槽式MOS场效应管10在N⁺硅衬底11上生长有一层N^-外延层110，电子由源端12经沟道13从衬底11流出，漏极14从衬底11底面的金属层引出。多晶硅栅15位于沟槽16中，在多晶硅栅15侧面及底面包围有栅氧化层17，用于将多晶硅栅15隔离。 

参照图2～图5，通常图1所示沟槽式功率MOS场效应管的制作工艺流程包括： 

参照图2，提供衬底结构20，该衬底结构20包括硅衬底11、N^-外延层外延层110、沟槽16，该衬底结构20表面覆盖有栅氧化层17。 

参照图3，在栅氧化层17表面垫积导电多晶硅层18； 

参照图4，回刻蚀多晶硅层18，通过化学机械研磨(CMP)工艺刻蚀，降低多晶硅层18厚度；但由于CMP工艺在研磨离子注入前的多晶硅层时，研磨速率不稳定性较高，因此此处采用CMP工艺研磨一方面使得多晶硅层18表面一致性差，另一方面会导致沟槽16上方的多晶硅层18表面下陷，呈类似V形 状。 

接着进行后续工艺，包括在整个半导体硅片表面进行P型杂质离子例如磷离子注入，接着进行N型杂质离子例如硼离子注入；然后高温退火；再通过(CMP)工艺，减薄多晶硅层；通过回刻蚀工艺，刻蚀去除沟槽外的多晶硅层及栅氧化层，获得多晶硅栅15；然后进行后续工艺，完成源极和漏极制作等。。 

参照图5，由于图4所示CMP工艺导致的问题，该沟槽式MOS场效应管的沟槽栅多晶硅15一方面表面一致性差，另一方面表面下陷呈类似V形状，大大降低了沟槽栅MOS管性能。 

发明内容

本发明提供了沟槽式MOS场效应管制作工艺，提高了制作出的沟槽式MOS场效应管的沟槽栅表面平坦度，且避免了沟槽栅表面出现类似V形状的下陷结构，从而提高了沟槽式MOS管器件性能。 

根据背景技术分析，现有方案存在的问题主要是CMP工艺用于离子注入前的多晶硅层15时研磨速率变动较大导致的，因此本发明设计思路是通过省略离子注入前的沟槽栅多晶硅层CMP工艺，提高沟槽栅表面一致性及避免V形缺陷的问题。 

基于该设计思路，本发明提供的一种沟槽式MOS管制作工艺，包括： 

步骤1，提供半导体衬底结构，该半导体衬底结构包括沟槽、沉积于沟槽表面和衬底结构表面的栅介质层；所述栅介质层可以是单层结构，也可以是多层结构，通常栅介质层为氧化层。沟槽式MOS管有多种结构，对应其衬底结构有多种，本发明提供沟槽式MOS管制作工艺可以适用多种沟槽式MOS管，而不局限于适用于本申请书记载的具体沟槽式MOS管结构，本领域一般技术人员能 够显而易见的将本发明提供的制作工艺应用在其它本申请书未明确记载的沟槽式MOS管结构上。 

步骤2，在栅介质层表面沉积多晶硅层； 

步骤3，在多晶硅层表面进行第一类型杂质离子注入；杂质离子通常为分为P型离子和N型离子，根据功率MOS管类型不同，第一类型杂质离子也不同，若是P型离子，通常包括磷(Ph)离子等，若是N型离子，通常包括硼(B)离子等。 

步骤4，进行第二类型杂质离子注入，所述第二类型杂质离子与第一类型杂质离子类型不同，若第一类型杂质离子为P型，则第二类型杂质离子为N型，反之为P型。 

步骤5，高温退火。 

步骤6，通过CMP工艺研磨多晶硅层，由于该多晶硅层经过离子注入及高温退火，CMP工艺对其研磨时，研磨速率稳定性大大提高，也不会产生现有技术方案中在离子注入前研磨发生的研磨速率变动较大的问题。该步骤的CMP工艺主要是将多晶硅层减薄； 

步骤7，通过回刻蚀工艺，去除沟槽外的多晶硅层，获得多晶硅栅，回刻蚀工艺的刻蚀精度较高，进行精细去除，步骤6的CMP工艺主要是初步减薄。 

步骤8，制作栅电极、源电极和漏电极。 

上述沟槽式MOS管制作方案无需在离子注入前对多晶硅层进行CMP工艺，避免了CMP工艺在研磨离子注入前的多晶硅层时，研磨速率不稳定性较高的问题，提高了沟槽栅表面一致性及避免了V形缺陷，进而提高了沟槽式MOS管器件性能。 

在上述工艺方案中，步骤2沉积的多晶硅层厚度与步骤3及步骤4中离子 注入的注入参数例如注入能量、注入剂量相关。若步骤3及步骤4中离子注入参数较小，则步骤2沉积的多晶硅较薄；若步骤3及步骤4中离子注入参数较大，则步骤2沉积的多晶硅厚度可以较大。 

较佳的，步骤2中沉积的多晶硅层厚度为6k埃～9K埃，在步骤3注入磷离子时，注入能量70KeV～90KeV，注入剂量在1.2E15个/cm^-3～1.8E15个/cm^-3，步骤4注入硼离子时，注入能量60KeV～80KeV，注入剂量在1.3E15个/cm^-3～2.0E15个/cm^-3。 

较佳的，步骤5中退火温度高于900度，退火时间为1.5小时-2.5小时。 

附图说明

图1为现有一种沟槽式功率MOS场效应管的剖面结构示意图； 

图2～图5为现有沟槽式功率MOS场效应管在制作流程中的结构示意图； 

图6～图13为本发明实施例沟槽式功率MOS场效应管在制作流程中的结构示意图。 

具体实施方式

下面结合说明书附图6～图13给出本发明技术方案的一个实施例。 

参照图6，步骤b1，提供硅衬底30； 

参照图7，步骤b2，在硅衬底30上生长外延层31；该步骤中外延层31位于硅衬底30表面，硅衬底30的掺杂浓度高于外延层31掺杂浓度； 

参照图8，步骤b3，在外延层31表面生长硬掩膜氧化层32，并通过光刻，界定出沟槽腐蚀区域33，并进行硬掩膜氧化层32腐蚀；该步骤中，硬掩膜氧化层32可以有多种结构，例如二氧化硅层和氮化硅层的两层结构，氮化硅位于二氧化硅上方。硬掩膜氧化层32较薄。 

参照图9，步骤b4，基于硬掩膜氧化层32进行深沟槽刻蚀，刻蚀出深沟槽 34，并去除硬掩膜氧化层32。 

步骤b5，形成牺牲氧化层，再将牺牲氧化层去除。 

参照图10，步骤b6，通过热氧化工艺，在常压氧化炉中生长栅氧化层35； 

通过步骤b1～b6形成了衬底结构。 

参照图11，步骤b7，在栅氧化层35表面垫积导电多晶硅37，多晶硅厚度h1为6k埃～9K埃，较佳的为7K埃～8.5K埃。 

步骤b8，在多晶硅层37表面进行磷离子注入；较佳的，注入能量80KeV～85KeV，注入剂量在1.5E15个/cm^-3～1.7E15个/cm^-3

步骤b9，在多晶硅层37进行硼离子注入。较佳的，注入能量70KeV～80KeV，注入剂量为1.4E15个/cm^-3～1.8E15个/cm^-3

步骤b10，高温退火，退火温度在900摄氏度～1100摄氏度之间，退火时间在2小时～2.5小时之间。 

参照图12，步骤b11，CMP工艺研磨多晶硅层37，将多晶硅层37厚度减薄至1.5K埃～3K埃； 

参照图13，步骤b12，进行回刻蚀，去除沟槽外的多晶硅层； 

完成后续常规工艺，包括去除沟槽外的栅氧化层、制作栅电极、源极和漏极等。 

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。 

Claims (7)

1.一种功率沟槽式MOS管制作工艺，其特征在于，包括步骤：

提供半导体衬底结构，该半导体衬底结构包括沟槽、沉积于沟槽表面和衬底结构表面的栅介质层；

在栅介质层表面沉积多晶硅层；

在多晶硅层表面进行第一类型杂质离子注入；

在多晶硅表面进行第二类型杂质离子注入，所述第二类型杂质离子与第一类型杂质离子类型不同；

进行退火；

通过化学机械研磨工艺研磨多晶硅层；

通过回刻蚀工艺，去除沟槽外的多晶硅层；

制作源极和漏极。

2.如权利要求1所述的制作工艺，其特征在于，所述多晶硅层沉积的厚度为6k埃～9K埃。

3.如权利要求1所述的制作工艺，其特征在于，所述第一类型杂质离子为磷离子，注入能量为70KeV～90KeV，注入剂量为1.2E15个/cm^-31.8E15个/cm^-3。

4.如权利要求1所述的制作工艺，其特征在于，所述第二类型杂质离子为硼离子，注入能量60KeV～80KeV，注入剂量在1.3E15个/cm^-3～2.0E15个/cm^-3。

5.如权利要求1所述的制作工艺，其特征在于，在退火时，退火温度在900摄氏度～1100摄氏度之间。

6.如权利要求1所述的制作工艺，其特征在于，在退火时，退火时间为1.5小时～2.5小时。

7.如权利要求1所述的制作工艺，其特征在于，所述栅介质层为栅氧化层。

Images