CN102290097A - 一种sram存储器 - Google Patents
一种sram存储器 Download PDFInfo
- Publication number
- CN102290097A CN102290097A CN2011101528209A CN201110152820A CN102290097A CN 102290097 A CN102290097 A CN 102290097A CN 2011101528209 A CN2011101528209 A CN 2011101528209A CN 201110152820 A CN201110152820 A CN 201110152820A CN 102290097 A CN102290097 A CN 102290097A
- Authority
- CN
- China
- Prior art keywords
- oxide
- semiconductor
- type metal
- drain electrode
- source electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
本发明公开了一种SRAM存储器,包括由第一至第六P型MOS管(P1-P6)、第一至第四N型MOS管(N1-N4)构成的存储单元。所述第三P型MOS管(P3)和第四P型MOS管(P4)的栅极均与字线非信号相连,所述第三P型MOS管(P3)通过其源极和漏极连接于第一访问节点(A)和第一存储节点(Q)之间,所述第四P型MOS管(P4)通过其源极和漏极连接于第二访问节点(B)和第二存储节点(NQ)之间。所述第五P型MOS管(P5)的漏极与所述第一N型MOS管(N1)的漏极连接,所述第六P型MOS管(P6)的漏极与所述第二N型MOS管(N2)的漏极连接。本发明能够有效的降低静态的漏电电流从而降低整体的功耗,并且极大的增强了存储单元的稳定性。
Description
技术领域
本发明涉及集成电路技术,尤其涉及一种SRAM存储器。
背景技术
SRAM(Static RAM),即静态随机存储器,它由晶体管组成。对于晶体管而言,接通代表1,断开表示0,并且状态会保持到接收了一个改变信号为止。这些晶体管不需要刷新,但停机或断电时,它们同动态的随机存储器一样,会丢掉信息。SRAM的速度非常快,通常能以20ns或更快的速度工作。一个动态随机存储器的存储单元仅需一个晶体管和一个小电容.而每个SRAM单元则需要四到六个晶体管和其他零件。
图1为现有技术的6T(即6个晶体管)结构的SRAM存储单元。其中P1、P2代表两个P型MOS管,N1、N2、N3、N4代表四个N型MOS管。其中WL表示字线信号,BL表示位线信号,NBL表示位线非信号,Q和NQ表示存储节点。MOS管N3和N4的栅极与字线信号WL连接,漏极分别与位线信号BL、位线非信号NBL连接,源极分别与存储节点Q、NQ连接。MOS管P1和N1、P2和N2分别构成反相器,用以锁存存储节点Q与NQ的数据。
在6T结构的SRAM存储单元待机(standby)状态下,字线信号WL无效,位线信号BL和位线非信号NBL都会被预充电到电源电压VDD。假设当前存储节点Q存储的为数据“0”,此时MOS管N3和P1应该处于关断状态,但由于MOS晶体管随着工艺的发展导通阈值电压(Vth)越来越低,此时的N3和P1将不会彻底的关断,而是存在着较小的漏电电流,同时从存储节点NQ经过N2到地也会有漏电电流。而对于大容量的SRAM存储器,其中大量的存储单元都是处在待机(standby)状态,因此将会产生较大的漏电电流,而如何有效的降低静态漏电电流从而降低整体的功耗也是现在SRAM设计的一个难点。
目前有以下几种方法能够降低SRAM存储器在待机阶段中的漏电电流:1、降低电源电压;2、使用高阈值MOS器件;3、使用一些控制漏电电流的技术。传统的6T结构SRAM存储单元由于受到静态噪声容限(SNM)的限制,电源电压不可能降的很低,其次降低电源电压会使性能下降,因而在很多高性能要求的环境下,电源电压一般不能被降低。使用高阈值MOS晶体管设计SRAM存储单元需要工艺的支持。前两种方案的局限性使得人们发明了很多控制漏电电流的方法。在控制漏电电流的技术中,主要关注于低漏电电流存储单元的设计,下面介绍其中一些方案。
2004年举行的第30届欧洲固态电路会议上Ingvar Carlson等人在“AHigh Density,Low Leakage,5T SRAM for Embedded Caches”中设计了一种5T结构的单端口的存储单元,该存储单元能够降低75%的漏电电流。但由于其结构中晶体管尺寸的异样性,使得该单元在不同的工艺库设计中可移植性变差。
2006年举行的第19届国际超大规模集成电路设计会议上Sanjeev K.Jain等人发表的“A low leakage and SNM free SRAM cell design in deep submicron CMOS technology”中提出了一种非对称式的SRAM 8T结构的存储单元,该单元在存储数据0时能够降低50%的漏电电流。但是非对称式结构对存储的数据为1时,并不会降低漏电电流,同时非对称结构使得存储单元读写操作变为单端模式,从而降低了读写速度。
发明内容
本发明的目的在于提供一种能够降低漏电电流的SRAM存储器,从而能够极大的降低整体功耗以及增强稳定性。
为了实现上述目的,本发明提供了一种SRAM存储器,包括由第一至第六P型MOS管、第一至第四N型MOS管构成的存储单元,其中所述第一P型MOS管的栅极与所述第二N型MOS管的漏极连接于第二存储节点,所述第二P型MOS管的栅极与所述第一N型MOS管的漏极连接于第一存储节点;所述第一P型MOS管的源极与所述第二P型MOS管的源极均连接高电源电平;所述第一P型MOS管的漏极与所述第五P型MOS管的源极连接于第一访问节点,所述第二P型MOS管的漏极与所述第六P型MOS管的源极连接于第二访问节点;所述第一N型MOS管的栅极与第五P型MOS管的栅极连接,所述第二N型MOS管的栅极与所述第六P型MOS管的栅极连接;所述第五P型MOS管的漏极与所述第一N型MOS管的漏极连接,所述第六P型MOS管的漏极与所述第二N型MOS管的漏极连接;所述第一N型MOS管和第二N型MOS管的源极均连接低电源电平;所述第三N型MOS管和第四N型MOS管的栅极均与字线信号连接,所述第三N型MOS管通过其源极和漏极连接于位线信号和第一访问节点之间,所述第四N型MOS管通过其源极和漏极连接于位线非信号和第二访问节点之间;所述第三P型MOS管和第四P型MOS管的栅极均与字线非信号相连,所述第三P型MOS管通过其源极和漏极连接于第一访问节点和第一存储节点之间,所述第四P型MOS管通过其源极和漏极连接于第二访问节点和第二存储节点之间。
根据本发明的存储单元结构,能够减少87%的漏电电流,同时本发明存储单元中的访问节点和存储节点分离,增加了整体的静态噪声容限,增强了存储单元的稳定性。
附图说明
通过以下结合附图以举例方式对本发明的实施方式进行详细描述后,本发明的其他特征、特点和优点将会更加明显。
图1是现有技术的6T结构的SRAM存储单元结构图;
图2是本发明一个实施例的10T结构的SRAM存储单元结构图;
图3是本发明另一个实施例的10T结构的SRAM存储单元结构图。
具体实施方式
图2是本发明一个实施例的10T结构的SRAM存储单元结构图。10T结构的SRAM存储单元结构包括由第一至第六P型MOS管P1-P6、第一至第四N型MOS管N1-N4构成的存储单元,其中第一P型MOS管P1的栅极与第二N型MOS管N2的漏极连接于第二存储节点NQ,第二P型MOS管P2的栅极与第一N型MOS管N1的漏极连接于第一存储节点Q;第一P型MOS管P1的源极与第二P型MOS管P2的源极均连接高电源电平,例如连接到电源电压端;第一P型MOS管P1的漏极与第五P型MOS管P5的源极连接于第一访问节点A,第二P型MOS管P2的漏极与第六P型MOS管P6的源极连接于第二访问节点B;第一N型MOS管N1的栅极与第五P型MOS管P5的栅极连接,第二N型MOS管N2的栅极与第六P型MOS管P6的栅极连接;第五P型MOS管P5的漏极与第一N型MOS管N1的漏极连接,第六P型MOS管P6的漏极与第二N型MOS管N2的漏极连接;第一N型MOS管N1和第二N型MOS管N2的源极均连接低电源电平,例如连接到地端;第三N型MOS管N3和第四N型MOS管N4的栅极均相连字线信号WL,第三N型MOS管N3通过其源极和漏极连接于位线信号BL和第一访问节点A之间,第四N型MOS管N4通过其源极和漏极连接于位线非信号NBL和第二访问节点B之间;第三P型MOS管P3和第四P型MOS管P4的栅极均与字线非信号NWL相连,第三P型MOS管P3通过其源极和漏极连接于第一访问节点A和第一存储节点Q之间,第四P型MOS管P4通过其源极和漏极连接于第二访问节点B和第二存储节点NQ之间。
现以数据“1”写入到10T结构的SRAM存储单元为例来描述数据的写入阶段:当前字线信号WL和字线非信号NWL处于有效状态,此时,与字线信号WL连接的第三N型MOS管N3和第四N型MOS管N4处于导通状态,与字线非信号NWL连接的第三P型MOS管和第四P型MOS管P4同样处于导通状态。将要写入的数据“1”首先会通过写入电路变成“1”和“0”后分别加到位线信号BL和位线非信号NBL上,由于第三P型MOS管P3通过其源极和漏极连接于第一访问节点A和第一存储节点Q之间,第四P型MOS管P4通过其源极和漏极连接于第二访问节点B和第二存储节点NQ之间,因此互补的位线信号BL和位线非信号NBL分别通过第三N型MOS管N3和第三P型MOS管P3、第四N型MOS管N4和第四P型MOS管P4将数据分别写入到存储节点Q和NQ上,从而使存储节点Q=1、QB=0,当写入过程结束后,字线信号WL和字线非信号NWL处于无效状态。
现以10T结构的SRAM存储单元读出数据“1”为例来描述数据的读出阶段:当前位线信号BL和位线非信号NBL将会被预充电到电源电压VDD,之后字线信号WL和字线非信号NWL处于有效状态,与字线非信号NWL连接的第三P型MOS管和第四P型MOS管P4同样处于导通状态,与字线非信号NWL连接的第三P型MOS管和第四P型MOS管P4同样处于导通状态。由于存储单元中存放的是数据“1”,则存储节点Q=1、存储节点NQ=0。第二N型MOS管N2首先通过第三P型MOS管P3和第三N型MOS管N3对位线信号BL放电,与第三N型MOS管N3连接的位线信号BL电位下降,从而使位线信号BL、位线非信号NBL间的电位产生电压差,位线信号BL和位线非信号NBL上的电压差通过敏感放大器进行检测,最后再送到输出电路,读出数据“1”。
针对10T结构的SRAM存储单元处在待机(standby)状态为例进行描述:当前字线信号WL和字线非信号NWL处于无效状态,此时位线信号BL和位线非信号NBL的变化无法被写入存储单元中。此时第三N型MOS管N3和第三P型MOS管P3以及第四N型MOS管N4和第四P型MOS管P4处于截止状态。在存储单元当前存储节点Q=1时,第六P型MOS管P6处于截止状态,则由第二P型MOS管P2、第四N型MOS管N4流经第二N型MOS管N2到地的漏电电流得到阻断,同样在存储单元当前的存储节点NQ=1时,第五P型MOS管P5则截止,由第一P型MOS管P1、第三N型MOS管N3流经第一N型MOS管N1到地的漏电电流得到阻断。
图3是本发明另一个实施例的10T结构的SRAM存储单元结构图。10T结构的SRAM存储单元结构包括由第一至第二、第五至第六P型MOS管P1-P2、P5-P6、第一至第六N型MOS管N1-N6构成的存储单元,其中第一P型MOS管P1的栅极与第二N型MOS管N2的漏极连接于第二存储节点NQ,第二P型MOS管P2的栅极与第一N型MOS管N1的漏极连接于第一存储节点Q;第一P型MOS管P1的源极与第二P型MOS管P2的源极均连接高电源电平;第一P型MOS管P1的漏极与第五P型MOS管P5的源极连接于第一访问节点A,第二P型MOS管P2的漏极与第六P型MOS管P6的源极连接于第二访问节点B;第一N型MOS管N1的栅极与第五P型MOS管P5的栅极连接,第二N型MOS管N2的栅极与第六P型MOS管P6的栅极连接;第五P型MOS管P5的漏极与第一N型MOS管N1的漏极连接,第六P型MOS管P6的漏极与第二N型MOS管N2的漏极连接;第一N型MOS管N1和第二N型MOS管N2的源极均连接低电源电平;第三N型MOS管N3和第四N型MOS管N4的栅极均与字线信号WL连接,第三N型MOS管N3通过其源极和漏极连接于位线信号BL和第一访问节点A之间,第四N型MOS管N4通过其源极和漏极连接于位线非信号NBL和第二访问节点B之间;第五N型MOS管N5和第六N型MOS管N6的栅极均与字线信号WL相连,第五N型MOS管N5通过其源极和漏极连接于第一访问节点A和第一存储节点Q之间,第六N型MOS管N6通过其源极和漏极连接于第二访问节点B和第二存储节点NQ之间。
现以数据“1”写入到10T结构的SRAM存储单元为例来描述数据的写入阶段:当前字线信号WL处于有效状态,此时第三N型MOS管N3和第五N型MOS管N5、第四N型MOS管N4和第六N型MOS管N6处于导通状态,将要写入的数据“1”通过写入电路变成“1”和“0”后分别加到两条控制信号:位线信号BL和位线非信号NBL上,因此互补的位线信号BL和位线非信号NBL分别通过第三N型MOS管N3和第五N型MOS管N5、第四N型MOS管N4和第六N型MOS管N6将数据分别写入到第一存储节点Q和第二存储节点NQ上,从而使Q=1,QB=0,写入过程结束后,字线信号WL处于无效状态。
现以10T结构的SRAM存储单元读出数据“1”为例来描述数据的读出阶段:当前位线信号BL和位线非信号NBL将会被预充电到电源电压VDD,之后字线信号WL处于有效状态,此时第三N型MOS管N3和第五N型MOS管N5、第四N型MOS管N4和第六N型MOS管N6处于导通状态,由于存储单元中存放的是数据“1”,则存储节点Q=1、存储节点NQ=0。第二N型MOS管N2首先通过第三N型MOS管N3和第五N型MOS管N5对位线信号BL放电,与第三N型MOS管N3连接的位线信号BL电位下降,从而使位线信号BL、位线非信号NBL间电位产生电压差,位线信号BL和位线非信号NBL上的电压差通过敏感放大器进行检测,最后再送到输出电路,读出数据“1”。
针对10T结构的SRAM存储单元处在待机(standby)状态为例进行描述:当前字线信号WL处于无效状态,此时位线信号BL和位线非信号NBL的变化无法被写入存储单元中。此时第三N型MOS管N3和第五型MOS管N5,第四N型MOS管N4和第六N型MOS管N6处于截止状态。在存储单元当前存储节点Q=1时,第六P型MOS管P6处于截止状态,则由第二P型MOS管P2、第四N型MOS管N4流经第二N型MOS管N2到地的漏电电流得到阻断,同样在存储单元当前的存储节点NQ=1时,第五P型MOS管P5则截止,由第一P型MOS管P1、第三N型MOS管N3流经第一N型MOS管N1到地的漏电电流得到阻断。
需要特别说明的是,本发明可以应用到涉及存储数据的各种电子设备中。
显而易见,在不偏离本发明的真实精神和范围的前提下,在此描述的本发明可以有许多变化。因此,所有对于本领域技术人员来说显而易见的改变,都应包括在本权利要求书所涵盖的范围之内。本发明所要求保护的范围仅由所述的权利要求书进行限定。
Claims (3)
1.一种SRAM存储器,包括由第一至第六P型MOS管(P1-P6)、第一至第四N型MOS管(N1-N4)构成的存储单元,其中所述第一P型MOS管(P1)的栅极与所述第二N型MOS管(N2)的漏极连接于第二存储节点(NQ),所述第二P型MOS管(P2)的栅极与所述第一N型MOS管(N1)的漏极连接于第一存储节点(Q);所述第一P型MOS管(P1)的源极与所述第二P型MOS管(P2)的源极均连接高电源电平;所述第一P型MOS管(P1)的漏极与所述第五P型MOS管(P5)的源极连接于第一访问节点(A),所述第二P型MOS管(P2)的漏极与所述第六P型MOS管(P6)的源极连接于第二访问节点(B);所述第一N型MOS管(N1)的栅极与第五P型MOS管(P5)的栅极连接,所述第二N型MOS管(N2)的栅极与所述第六P型MOS管(P6)的栅极连接;所述第五P型MOS管(P5)的漏极与所述第一N型MOS管(N1)的漏极连接,所述第六P型MOS管(P6)的漏极与所述第二N型MOS管(N2)的漏极连接;所述第一N型MOS管(N1)和第二N型MOS管(N2)的源极均连接低电源电平;所述第三N型MOS管(N3)和第四N型MOS管(N4)的栅极均连接字线信号,所述第三N型MOS管(N3)通过其源极和漏极连接于位线信号和第一访问节点(A)之间,所述第四N型MOS管(N4)通过其源极和漏极连接于位线非信号和第二访问节点(B)之间;所述第三P型MOS管(P3)和第四P型MOS管(P4)的栅极均相连字线非信号,所述第三P型MOS管(P3)通过其源极和漏极连接于第一访问节点(A)和第一存储节点(Q)之间,所述第四P型MOS管(P4)通过其源极和漏极连接于第二访问节点(B)和第二存储节点(NQ)之间。
2.根据权利要求1所述的SRAM存储器,其特征在于:所述第三P型MOS管(P3)和第四P型MOS管(P4)分别用第五N型MOS管(N5)和第六N型MOS管(N6)代替,所述第五N型MOS管和第六N型MOS管的栅极均连接字线信号,所述第五N型MOS管(N5)通过其源极和漏极连接于第一访问节点(A)和第一存储节点(Q)之间,所述第六N型MOS管(N6)通过其源极和漏极连接于第二访问节点(B)和第二存储节点(NQ)之间。
3.一种电子设备,包括如权利要求1所述的SRAM存储器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN 201110152820 CN102290097B (zh) | 2011-06-09 | 2011-06-09 | 一种sram存储器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN 201110152820 CN102290097B (zh) | 2011-06-09 | 2011-06-09 | 一种sram存储器 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN102290097A true CN102290097A (zh) | 2011-12-21 |
CN102290097B CN102290097B (zh) | 2013-10-23 |
Family
ID=45336429
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN 201110152820 Expired - Fee Related CN102290097B (zh) | 2011-06-09 | 2011-06-09 | 一种sram存储器 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN102290097B (zh) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103778954A (zh) * | 2014-02-24 | 2014-05-07 | 哈尔滨工业大学 | 抗多节点翻转的存储器 |
CN105206298A (zh) * | 2014-05-29 | 2015-12-30 | 展讯通信(上海)有限公司 | Sram存储单元、存储阵列及存储器 |
CN105225690A (zh) * | 2014-05-29 | 2016-01-06 | 展讯通信(上海)有限公司 | Sram存储单元及存储阵列 |
CN105336364A (zh) * | 2014-05-29 | 2016-02-17 | 展讯通信(上海)有限公司 | Sram存储单元、存储阵列及存储器 |
CN105336363A (zh) * | 2014-05-29 | 2016-02-17 | 展讯通信(上海)有限公司 | Sram存储单元、存储阵列及存储器 |
CN105336362A (zh) * | 2015-12-10 | 2016-02-17 | 中北大学 | 抗辐射加固的静态随机存取储存器 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20080123458A1 (en) * | 2006-07-19 | 2008-05-29 | International Business Machines Corporation | Virtual power rails for integrated circuits |
CN101290807A (zh) * | 2007-04-17 | 2008-10-22 | 中芯国际集成电路制造(上海)有限公司 | 静态随机存取存储器电路稳定性的仿真方法 |
CN101364433A (zh) * | 2007-08-07 | 2009-02-11 | 台湾积体电路制造股份有限公司 | 具有省电模组的静态随机存取存储器装置 |
-
2011
- 2011-06-09 CN CN 201110152820 patent/CN102290097B/zh not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20080123458A1 (en) * | 2006-07-19 | 2008-05-29 | International Business Machines Corporation | Virtual power rails for integrated circuits |
CN101290807A (zh) * | 2007-04-17 | 2008-10-22 | 中芯国际集成电路制造(上海)有限公司 | 静态随机存取存储器电路稳定性的仿真方法 |
CN101364433A (zh) * | 2007-08-07 | 2009-02-11 | 台湾积体电路制造股份有限公司 | 具有省电模组的静态随机存取存储器装置 |
Non-Patent Citations (2)
Title |
---|
IK JOON CHANG,ETC.: "A 32kb 10T Sub-Threshold SRAM Array With Bit-Interleaving and Differential Read Scheme in 90 nm CMOS", 《IEEE JOURNAL OF SOLID-STATE CIRCUITS》 * |
吴晨等: "静态随机存取存储器漏电流功耗降低技术", 《微电子学》 * |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103778954A (zh) * | 2014-02-24 | 2014-05-07 | 哈尔滨工业大学 | 抗多节点翻转的存储器 |
CN103778954B (zh) * | 2014-02-24 | 2016-08-31 | 哈尔滨工业大学 | 抗多节点翻转的存储器 |
CN105206298A (zh) * | 2014-05-29 | 2015-12-30 | 展讯通信(上海)有限公司 | Sram存储单元、存储阵列及存储器 |
CN105225690A (zh) * | 2014-05-29 | 2016-01-06 | 展讯通信(上海)有限公司 | Sram存储单元及存储阵列 |
CN105336364A (zh) * | 2014-05-29 | 2016-02-17 | 展讯通信(上海)有限公司 | Sram存储单元、存储阵列及存储器 |
CN105336363A (zh) * | 2014-05-29 | 2016-02-17 | 展讯通信(上海)有限公司 | Sram存储单元、存储阵列及存储器 |
CN105336364B (zh) * | 2014-05-29 | 2017-11-21 | 展讯通信(上海)有限公司 | Sram存储单元、存储阵列及存储器 |
CN105336363B (zh) * | 2014-05-29 | 2018-01-26 | 展讯通信(上海)有限公司 | Sram存储单元、存储阵列及存储器 |
CN105225690B (zh) * | 2014-05-29 | 2018-01-26 | 展讯通信(上海)有限公司 | Sram存储单元及存储阵列 |
CN105336362A (zh) * | 2015-12-10 | 2016-02-17 | 中北大学 | 抗辐射加固的静态随机存取储存器 |
CN105336362B (zh) * | 2015-12-10 | 2018-01-23 | 中北大学 | 抗辐射加固的静态随机存取储存器 |
Also Published As
Publication number | Publication date |
---|---|
CN102290097B (zh) | 2013-10-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9142285B2 (en) | Multi-port SRAM with shared write bit-line architecture and selective read path for low power operation | |
CN103077741B (zh) | 一种低电压工作的sram的存储单元电路 | |
CN102290097B (zh) | 一种sram存储器 | |
CN104981875A (zh) | 用于存储器设备中的写辅助的写激励器 | |
CN102157195B (zh) | 低电压静态随机存储器单元、存储器和写操作方法 | |
Pal et al. | Reliable write assist low power SRAM cell for wireless sensor network applications | |
CN203276858U (zh) | 一种sram存储器 | |
JP5408455B2 (ja) | 半導体記憶装置 | |
CN105097017A (zh) | 一种sram存储单元、sram存储器及其控制方法 | |
CN109920459B (zh) | 一种完全非对称的亚阈值单端9管存储单元 | |
CN104409094B (zh) | 亚阈值6管存储单元 | |
Chang et al. | A 0.45-V 300-MHz 10T flowthrough SRAM with expanded write/read stability and speed-area-wise array for sub-0.5-V chips | |
CN101840728B (zh) | 一种双端sram单元 | |
Yang et al. | A 300 mV 10 MHz 4 kb 10T subthreshold SRAM for ultralow-power application | |
CN108766494B (zh) | 一种具有高读噪声容限的sram存储单元电路 | |
CN108269599B (zh) | 一种平衡位线漏电流的静态存储单元 | |
Huang et al. | Single bit‐line 8T SRAM cell with asynchronous dual word‐line control for bit‐interleaved ultra‐low voltage operation | |
Pal et al. | A single ended write double ended read decoupled 8-T SRAM cell with improved read stability and writability | |
CN104318953B (zh) | 静态随机存取存储器单元 | |
CN109903796B (zh) | 采用p-p-n与p-n-n混合结构的10管存储单元 | |
CN107393584B (zh) | 一种基于FinFET器件的全摆幅单端读存储单元 | |
CN103971730A (zh) | 静态随机存取存储器单元电路 | |
CN203276859U (zh) | 一种sram存储器 | |
CN104766626A (zh) | 具有列选和写位线共享的可复位静态随机存储单元 | |
EP2600349A1 (en) | An ultra low power nine transistor static random access memory cell |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
CF01 | Termination of patent right due to non-payment of annual fee | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20131023 Termination date: 20190609 |