CN102288903A

CN102288903A - 一种fpga内连线资源的测试结构及方法

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Publication number: CN102288903A
Application number: CN2011102099179A
Authority: CN
Inventors: 高成; 俞少华; 黄姣英; 郭伟
Original assignee: Beihang University
Current assignee: Beihang University
Priority date: 2011-07-26
Filing date: 2011-07-26
Publication date: 2011-12-21
Anticipated expiration: 2031-07-26
Also published as: CN102288903B

Abstract

一种FPGA内连线资源的测试结构，它是一种内建自测试结构，即测试图形生成器TPG、输出响应分析仪ORA和被测电路CUT整个测试结构都由现场可编程门阵列FPGA内部资源构成，它通过编写测试配置程序配置FPGA实现。一种FPGA内连线资源的测试方法，它有六大步骤：一、可编程逻辑模块CLB布局；二、配置测试图形生成器TPG；三、配置输出响应分析仪ORA；四、配置被测电路CUT；五、用现场可编程门阵列FPGA开发平台创建回读文件并运行FPGA，读取ORA中触发器存储的分析结果数据，检测并定位故障；六、重复步骤一至步骤五，根据所测资源调整CLB位置分布及被测电路CUT类型，完成有CLB行列的双长线资源、智能型长线资源，无CLB行列的双长线资源、智能型长线资源的四次配置及最终测试。

Description

一种FPGA内连线资源的测试结构及方法

技术领域

本发明涉及一种FPGA(Field Programmable Gate Array，现场可编程门阵列)内连线资源的测试结构及方法，属于FPGA内连线测试技术领域。

背景技术

FPGA器件内部拥有丰富的布线资源。以Xilinx公司的Spartan 3系列为例，它的布线资源包括长线资源、智能型长线资源、双长线资源和直接互连线资源。

长线资源包括24条水平方向长线和24条垂直方向长线。这些长线资源均为双向并贯穿整个器件，如图1所示，每六个互连块的输出都与该布线资源相连。

智能型长线资源在东、西、南、北方向各有八条，与长线的长度相同。每隔三个互连块的输出与该布线资源相连，其结构如图2所示。智能型长线只能由一个端点来驱动，在任何一个指定的互连块之间的智能型长线都有32条。

双长线资源在东、西、南、北方向上各有八条，在四个方向上，每两个互连块的输出都与该布线资源相连，其结构如图3所示。与长线资源和智能型长线资源相比，双长线更加方便灵活。

直接互连资源用于和相邻的互连块在水平、垂直和对角方向之间连接，其结构如图4所示。直接互连资源又称为“分段互连”结构，是Xilinx公司FPGA系列器件一贯采用的专利技术。

这些布线资源中长线资源及直接互连线资源的测试相对容易，因此，FPGA内连线资源测试的重点及难点在于双长线和智能型长线资源。

在FPGA器件的可编程连线资源进行测试时，考虑的故障类型一般包括以下几种：线段固定故障；线段开路故障；线段短路故障；线段间桥接故障。另外，对于桥接故障通常还假定：只有相邻的线段间会发生桥接故障；如果两根不相邻的线段间发生桥接故障，则这两根线段间的所有相邻线段(包括这两根线段本身)都发生桥接故障。对于检测测试，通常允许多故障，而对于诊断测试，通常采用单故障模型。

FPGA器件的可编程特性使在对其内部资源进行测试时，可以在其内部针对不同被测逻辑构建内建自测试结构(Built-in Self Test，BIST)。利用BIST对FPGA器件进行测试的另一个好处在于，内建自测试的测试资源与FPGA内部被测资源建立在相同的结构基础上，从而可以保证测试源与被测逻辑速度同步，从而实现高精度性能测试。另外，利用内建自测试技术对芯片进行测试有助于保护内核的知识产权，因此该方法已得到广泛应用。BIST测试***一般包括测试图形生成器(Test Pattern Generation，TPG)、被测电路(Circuit Under Test，CUT)，有时也包括输出响应分析仪(Output Response Analysis，ORA)。

当前的FPGA内连线测试多采用分段激励的方式，用BIST结构实现测试，结构如图5所示。每个CLB 11(configuration logic block，可编程逻辑模块)被配置为特定数量的TPG和ORA。TPG从每条待测连线线段的起点输入激励，ORA从待测连线线段的中点和终点接收输出信号，并分析信号得出判断结果。由于FPGA内部布线资源规模庞大，因此分段激励的方式要占用大量的CLB 11资源。当CLB 11资源不够用时，就不得不进行多次配置以实现完整的测试。当前的方法大多需要数十次甚至上百次之多。由于FPGA的测试时间几乎完全取决于配置次数，因此，该方法的测试时间过长，不利于实际应用。

发明内容

1、目的：本发明的目的在于提供一种FPGA内连线资源的测试结构及方法，它能够检测并定位双长线及智能型长线中的线段固定故障、线段开路故障、线段短路故障及线段间桥接故障。

2、技术方案：

1)本发明一种FPGA内连线资源的测试结构，它是一种内建自测试结构BIST，其测试图形生成器TPG、输出响应分析仪ORA和被测电路CUT都由FPGA内部资源构成。该整个测试结构将通过编写测试配置程序配置FPGA实现。FPGA的每行每列各有几组TPG与ORA，CUT即为连接TPG与ORA的连线资源。TPG用于提供低电平和高电平激励信号，ORA用于分析经过被测电路CUT后这些信号的输出响应。每组TPG与ORA位于同一个可编程逻辑模块CLB内，其数量由待测连线个数决定。对于某些没有CLB的行和列(如输入输出端口IOB)，将在额外的配置中利用其它行和列的CLB资源进行测试。时钟信号由外部时钟提供。

所述测试图形生成器TPG是：由1个查找表LUT和1个触发器连接而成。其间关系是：查找表LUT与触发器串联连接在一起，触发器的输出一方面反馈回查找表LUT作为输入，另一方面传输给被测连线线段，同时传输给ORA作为其输入。

所述输出响应分析仪ORA是：由1个查找表LUT和1个触发器连接而成。其间关系是：查找表LUT与触发器串联连接在一起，输入端与CUT的终点及TPG的输出相连。

所述被测电路CUT是：由相同类型的连线线段通过开关矩阵及回转矩阵串联而成。

2)本发明一种FPGA内连线资源的测试方法，本方法将通过四次配置分别对现场可编程门阵列FPGA中有可编程逻辑模块CLB的行列的双长线资源、有可编程逻辑模块CLB的行列的智能型长线资源、无可编程逻辑模块CLB的行列的双长线资源及无可编程逻辑模块CLB的行列的智能型长线资源进行测试。该方法具体步骤如下：

步骤一：可编程逻辑模块CLB布局。在各行各列选取相同数量的CLB，其数量由待测连线个数决定。各行各列间不冲突。

步骤二：配置测试图形生成器TPG。在各行各列的CLB中配置相同数量的TPG以作为各行线资源及列线资源的激励。将TPG内的查找表LUT配置为一个非门。设置TPG内触发器的初始值。一组设置为低电平，另一组设置为高电平，分别用于激励相邻的两条待测线段，使得所有相邻待测线段的激励信号不同。

步骤三：配置输出响应分析仪ORA。在各行各列的CLB配置相同数量的ORA以分析判断各行线资源及列线资源的输出响应。将ORA内的查找表LUT配置为一个异或门。设置ORA内触发器的初始值为低电平。ORA的输入为TPG的输出经过被测电路CUT后的信号及TPG的直接输出信号。即ORA将对这两种信号进行异或处理。当CUT发生故障时，TPG的输出经过CUT后的信号及TPG的直接输出信号将会不一致，则经过异或后会得到高电平，并传输至触发器锁存。

步骤四：配置被测电路CUT。通过配置开关矩阵及回转矩阵，将各行各列相同类型的连线线段串联起来，起点连接TPG，终点连接ORA。各行各列间相互独立。

步骤五：用FPGA开发平台创建回读文件，上电运行FPGA，读取ORA中触发器存储的分析结果数据，检测并定位故障。

步骤六：重复步骤一至步骤五，根据所测资源调整CLB位置分布及CUT类型，完成有CLB的行列的双长线资源、有CLB的行列的智能型长线资源、无CLB的行列的双长线资源及无CLB的行列的智能型长线资源测试的四次配置及最终测试。

3、优点及功效：本发明能够检测并定位双长线及智能型长线中的线段固定故障、线段开路故障、线段短路故障及线段间桥接故障。此外本发明还大大降低了测试配置次数，缩短了测试时间。

附图说明

图1是长线资源示意图；

图2是智能型长线示意图；

图3是双长线资源示意图；

图4是直接连线资源示意图；

图5是分段激励测试结构图；

图6是列线段测试BIST结构图；

图7是行线段测试BIST结构图；

图8是测试方法流程图。

图中符号说明如下：

1测试图形生成器TPG；2输出响应分析仪ORA；3查找表LUT；4触发器；5开关矩阵；6南回转矩阵；7北回转矩阵；8西回转矩阵；9东回转矩阵；10待测电路CUT；11可编程逻辑模块CLB；TPG测试图形生成器；ORA输出响应分析仪；CLB可编程逻辑模块；LUT查找表。

具体实施方式

以Xilinx公司的Spartan 3系列的XC3S400型FPGA为例。该型FPGA共有34行32列，其中有两行两列的输入输出端口IOB及两列块RAM(随机存取存储器)。在东西南北方向各有八条双长线和智能型长线。其中，东线与西线相互交错分布，南线与北线相互交错分布。列线段测试BIST结构如图6所示，行线段测试BIST结构如图7所示。

1)本发明一种FPGA内连线资源的测试结构，它是一种内建自测试结构，其测试图形生成器TPG 1、输出响应分析仪ORA 2和被测电路CUT 10都由FPGA内部资源构成。整个测试结构将通过编写测试配置程序配置FPGA实现。FPGA的每行每列各有两组TPG 1与ORA 2。CUT即为连接TPG 1与ORA 2的连线资源。TPG 1用于提供低电平和高电平激励信号，ORA 2用于分析经过被测电路CUT 10后这些信号的输出响应。将双长线和智能型长线分开进行测试，则每次测试配置时，每行及每列各有十六条线待测。每个TPG 1与ORA 2可激励及分析的连线为两条，则每行及每列各需八个TPG 1和ORA 2。对于某些没有CLB 11的行和列(如输入输出端口IOB)，将在额外的配置中利用其它行和列的CLB 11资源进行测试。时钟信号由外部时钟提供。

所述测试图形生成器TPG 1是：由1个查找表LUT 3和1个触发器4连接而成。其间关系是：查找表LUT 3与触发器4串联连接在一起，触发器4的输出一方面反馈回查找表LUT 3作为输入，另一方面传输给待测电路CUT 10，同时传输给ORA 2作为其输入。

所述输出响应分析仪ORA 2是：由1个查找表LUT 3和1个触发器4连接而成。其间关系是：查找表LUT 3与触发器4串联连接在一起，输入端与CUT 10的终点及TPG 1的输出相连。

所述被测电路CUT是：由相同类型的连线线段通过开关矩阵5及东回转矩阵9、西回转矩阵8、南回转矩阵6和北回转矩7阵串联而成。

2)本发明一种FPGA内连线资源的测试方法，本方法将通过四次配置分别对FPGA中有CLB 11行列的双长线资源、有CLB 11行列的智能型长线资源、无CLB 11行列的双长线资源及无CLB 11行列的智能型长线资源进行测试。该方法具体步骤如下：

步骤一：CLB 11布局。对于有CLB 11行列的双长线资源，选取第1列(两行两列的输入输出IOB及两列块RAM除外，即为32行28列)至第26列的1、2两行及27、28列的3、4两行CLB 11用于测试1至28列的列双长线资源(即南向和北向的双长线资源)，第3行至32行的1、2两列及1、2两行的27、28列CLB 11用于测试1至32行的行双长线资源(即东向和西向的双长线资源)；对于有CLB 11行列的智能型长线资源，选取第1列至第26列的1、2两行及27、28列的3、4两行CLB 11用于测试1至28列的列智能型长线资源，第3行至32行的1、2两列及1、2两行的27、28列CLB 11用于测试1至32行的行智能型长线资源；对于无CLB 11行列的双长线资源，选取第1列、3列、27列及28列的3、4两行CLB 11用于测试两列IOB及两列块RAM的列双长线资源，第1行及32行的1、2两列CLB 11用于测试两行IOB的行双长线资源；对于无CLB 11行列的双长线资源，选取第2列、5列、24列及27列的1、2两行CLB 11用于测试两列IOB及两列块RAM的列智能型长线资源，第3行及30行的1、2两列CLB 11用于测试两行IOB的行智能型长线资源；

步骤二：配置TPG 1。在各行各列的CLB 11中配置两组TPG 1，每组四个，分别作为各行线资源及列线资源的激励。每组TPG 1位于同一个CLB 11中，将TPG 1内的LUT 3配置为一个非门。设置TPG 1内触发器4的初始值。一组设置为低电平，另一组设置为高电平，分别用于激励相邻的两条待测线段。两组TPG 1位于相邻的CLB 11中，使得所有相邻待测线段的激励信号不同。

步骤三：配置ORA 2。在各行各列的CLB 11中配置两组ORA 2，每组四个，以分析判断各行线资源及列线资源的输出响应。将ORA 2内的LUT 3配置为一个异或门。设置ORA 2内触发器4的初始值为低电平。ORA 2的输入为TPG 1的输出经过CUT 10后的信号及TPG 1的直接输出信号。即ORA 2将对这两种信号进行异或处理。当CUT 10发生故障时，TPG 1的输出经过CUT 10后的信号及TPG 1的直接输出信号将会不一致，则经过异或后会得到高电平，并传输至触发器4锁存。

步骤四：配置CUT 10。通过配置开关矩阵5及东回转矩阵9、西回转矩阵8、南回转矩阵6和北回转矩7阵，将各行各列相同类型(双长线资源及智能型长线资源)的连线线段串联起来，起点连接TPG 1，终点连接ORA 2。各行各列间相互独立。

步骤五：用FPGA开发平台创建回读文件，上电运行FPGA，读取ORA 2中触发器4存储的分析结果数据，检测并定位故障。

步骤六：重复步骤一至步骤五，根据所测资源调整CLB 11位置分布及CUT 10类型，完成有CLB 11的行列的双长线资源、有CLB 11的行列的智能型长线资源、无CLB 11的行列的双长线资源及无CLB 11的行列的智能型长线资源测试的四次配置及最终测试。

Claims

1.一种FPGA内连线资源的测试结构，其特征在于：它是一种内建自测试结构BIST，其测试图形生成器TPG、输出响应分析仪ORA和被测电路CUT都由现场可编程门阵列FPGA内部资源构成，该整个测试结构将通过编写测试配置程序配置FPGA实现；FPGA的每行每列各有几组TPG与ORA，CUT即为连接TPG与ORA的连线资源；TPG用于提供低电平和高电平激励信号，ORA用于分析经过被测电路CUT后这些信号的输出响应；每组TPG与ORA位于同一个可编程逻辑模块CLB内，其数量由待测连线个数决定；对于没有CLB的行和列，将在额外的配置中利用其它行和列的CLB资源进行测试，时钟信号由外部时钟提供；

所述测试图形生成器TPG是：由1个查找表LUT和1个触发器连接而成，查找表LUT与触发器串联连接在一起，触发器的输出一方面反馈回查找表LUT作为输入，另一方面传输给被测连线线段，同时传输给ORA作为其输入；

所述输出响应分析仪ORA是：由1个查找表LUT和1个触发器连接而成，查找表LUT与触发器串联连接在一起，输入端与被测电路CUT的终点及测试图形生成器TPG的输出相连；

2.一种FPGA内连线资源的测试方法，其特征在于：该方法将通过四次配置分别对现场可编程门阵列FPGA中有可编程逻辑模块CLB的行列的双长线资源、有可编程逻辑模块CLB的行列的智能型长线资源、无可编程逻辑模块CLB的行列的双长线资源及无可编程逻辑模块CLB的行列的智能型长线资源进行测试；该方法具体步骤如下：

步骤一：可编程逻辑模块CLB布局：在各行各列选取相同数量的可编程逻辑模块CLB，其数量由待测连线个数决定，各行各列间不冲突；

步骤二：配置测试图形生成器TPG：在各行各列的可编程逻辑模块CLB中配置相同数量的测试图形生成器TPG以作为各行线资源及列线资源的激励；将测试图形生成器TPG内的查找表LUT配置为一个非门；设置测试图形生成器TPG内触发器的初始，一组设置为低电平，另一组设置为高电平，分别用于激励相邻的两条待测线段，使得所有相邻待测线段的激励信号不同；

步骤三：配置输出响应分析仪ORA：在各行各列的可编程逻辑模块CLB配置相同数量的输出响应分析仪ORA以分析判断各行线资源及列线资源的输出响应；将输出响应分析仪ORA内的查找表LUT配置为一个异或门；设置输出响应分析仪ORA内触发器的初始值为低电平，输出响应分析仪ORA的输入为测试图形生成器TPG的输出经过被测电路CUT后的信号及测试图形生成器TPG的直接输出信号，即输出响应分析仪ORA将对这两种信号进行异或处理；当被测电路CUT发生故障时，测试图形生成器TPG的输出经过被测电路CUT后的信号及测试图形生成器TPG的直接输出信号将会不一致，则经过异或后会得到高电平，并传输至触发器锁存；

步骤四：配置被测电路CUT：通过配置开关矩阵及回转矩阵，将各行各列相同类型的连线线段串联起来，起点连接测试图形生成器TPG，终点连接输出响应分析仪ORA，各行各列间相互独立；

步骤五：用现场可编程门阵列FPGA开发平台创建回读文件，上电运行FPGA，读取输出响应分析仪ORA中触发器存储的分析结果数据，检测并定位故障；

步骤六：重复步骤一至步骤五，根据所测资源调整可编程逻辑模块CLB位置分布及被测电路CUT类型，完成有可编程逻辑模块CLB的行列的双长线资源、有可编程逻辑模块CLB的行列的智能型长线资源、无可编程逻辑模块CLB的行列的双长线资源及无可编程逻辑模块CLB的行列的智能型长线资源测试的四次配置及最终测试。