CN101464494B - 一种现场可编程门阵列器件中使用的互连线测试电路 - Google Patents

Abstract

本发明涉及一种现场可编程门阵列器件中使用的互连线测试电路，包括：偶数个向量生成和响应分析器，所述偶数个向量生成和响应分析器中的各个所述向量生成和响应分析器包括一个n输入n输出的逻辑组合电路和一组n位寄存器，其中，n取自然数；且每两个向量生成和响应分析器由方向相反、位宽为n的互连线连接并组成内建自测试电路，本发明的内建自测试电路在寄存器数量不变时，能够实现位宽更大的两组反方向互连线的同时测试，并能够缩短FPGA器件的测试时间，且降低FPGA器件的测试成本。

Description

一种现场可编程门阵列器件中使用的互连线测试电路

技术领域

本发明涉及一种互连线测试技术，特别地，涉及一种现场可编程门阵列器件中使用的互连线电路。

背景技术

现场可编程门阵列(Field Programable Gate Array，FPGA)采用的是逻辑单元阵列(Logic Cell Array，LCA)组成，其内部包括可配置逻辑模块(Configurable Logic Block，CLB)、输出输入模块(InputOutput Block，IOB)和内部连线(Interconnect，IR)三个部分；IOB可提供FPGA内部逻辑和封装管脚之间的连接接口，CLB可用于实现FPGA芯片的逻辑和时序存储功能，IR则用于实现FPGA芯片中CLB、IOB之间的信号通讯。

在二维CLB阵列中存在诸如查找表(Look Up Table，LUT)以及寄存器等可配置逻辑和时序资源，实现逻辑设计和时序设计功能；在FPGA中每一个CLB对应一个开关矩阵(Switch Matrix，SM)，且SM的上下左右四边的点之间由许多可编程互连点(ProgrammableInterconnect Point，PIP)相连，SM之间则由一些互连线段(LineSegment，LS)相互连接。SM和LS共同构成了FPGA的互连资源，通过对PIP进行编程(配置)，可实现不同的互连功能。

现有技术中的FPGA器件通常采用单向驱动的PIP结构，如图1所示，一个SRAM配置单元与一个传输管101加上缓冲逻辑102用以保证互连线的驱动能力，即现有的单向PIP是在配置单元和传输管之外增加了图1中所示的缓冲逻辑102，才提高了驱动能力。

由于FPGA器件的SM201中存在着由互连线段202连接方向相反的单向驱动PIP203，如图2所示，在水平方向上，SM201中既存在自左向右的单向驱动PIP203，同时也存在自右向左的单向驱动PIP203。

然而，在对FPGA器件中的互连资源进行测试时，通常需要构建一些被测互连线(Wire Under Test，WUT)覆盖所有的LS和PIP。在现有的FPGA器件互连资源测试方法中，均需要在测试配置中分别导通SM中的水平、垂直、斜向的开关，形成覆盖水平、垂直、斜向互连资源的被测互连线，然后再通过外加测试激励或者利用FPGA器件中的CLB构建内建自测试(Built In Self-Test，BIST)电路对被测互连线进行测试，以检测互连资源中的故障。

上述测试中采用的是单向驱动PIP的FPGA器件，出现的问题就是在制造测试FPGA器件时配置形成两组方向相反、位宽相同的互连线。如图3所示，设定在SM中分别有三个驱动方向自左向右的PIP和三个驱动方向自右向左的PIP，那么在测试时就会配置形成一组位宽为三、自左向右和一组位宽为三、自右向左的被测互连线；另一方面，对于采用了单向驱动PIP的FPGA器件，在利用该器件实现某些设计功能时，同样可能形成如图5所示的两组方向相反，位宽相同的互连线。

随着FPGA测试技术的发展，对FPGA测试时配置形成的多位互连线，出现了另外两种测试方法，一种是采用直接通过FPGA器件的外部管脚加载测试激励的方法，该方法的缺点就是若FPGA器件规模的增大，外部管脚数目的增长远远跟不上FPGA器件中互连资源数目的增多；因此，采用直接外加测试激励的方法并不适用于在对现有大规模FPGA器件中的互连资源测试时所形成的互连线。

另一种测试方法则是利用FPGA器件中的位于被测互连线两端的CLB构建BIST电路；该方法改进了上述方法中外部管脚数目约束的问题。具体的BIST电路结构如图4所示，在被测互连线的驱动端需要构建一个测试向量生成器(Test Pattern Generator，TPG)电路用于生成测试激励，而在被测互连线的接收端需要构建一个测试响应分析器(Output Response Analyzer，ORA)电路用于观察测试响应。即可以通过利用FPGA器件的回读功能观察FPGA器件中的寄存器的值，因此，ORA电路可利用与被测互连线位数相同的寄存器构建。为了生成检测被测互连线之间的桥接故障、固定故障，通常也需要利用与被测互连线位数相同的寄存器以及一些逻辑资源构建TPG电路。因此，假设每个CLB中的寄存器只有三个，如图3所示，那么就需要两次测试配置，第一个测试配置将利用左方的CLB构建TPG，而利用右方的CLB构建ORA，对自左向右的互连线进行测试，另一个测试配置则利用右方的CLB构建TPG，而利用左方的CLB构建ORA，对自右向左的互连线进行测试。这样才能完成图3中所示的两组位宽为3、方向相反的互连线的测试。

总之，本领域技术人员需要解决的一个技术问题就是：在寄存器资源有限的情况下，如何实现位宽更大的两组反方向等位宽互连线的同时测试的BIST电路。

发明内容

本发明的目的是提供一种在寄存器数量不变时，实现位宽更大的两组反方向等位宽互连线的同时测试的新的BIST电路，该BIST电路能够缩短针对FPGA器件测试的测试时间，且降低了该器件的测试成本。

为达到上述目的，本发明公开了一种FPGA器件中使用的互连线电路，包括：偶数个向量生成和响应分析器，所述偶数个向量生成和响应分析器中的各个向量生成和响应分析器包括一个n输入n输出的逻辑组合电路和一组n位寄存器，其中，n取自然数；

每两个向量生成和响应分析器由方向相反、位宽为n的互连线连接组成内建自测试电路，所述内建自测试电路为：第一向量生成和响应分析器的逻辑组合电路C₁的输入端连接第二向量生成和响应分析器的互连线B₂的输出端，第一向量生成和响应分析器的逻辑组合电路C₁的输出端连接第一向量生成和响应分析器的寄存器R₁的输入端，第一向量生成和响应分析器的寄存器R₁的输出端连接第一向量生成和响应分析器的互连线B₁的的输入端，第一向量生成和响应分析器的互连线B₁的输出端连接第二向量生成和响应分析器的逻辑组合电路C₂的输入端，第二向量生成和响应分析器的逻辑组合电路C₂的输出端连接第二向量生成和响应分析器的寄存器R₂的输入端，第二向量生成和响应分析器的寄存器R₂的输出端连接第二向量生成和响应分析器的互连线B₂的输入端；

其中，所述寄存器R₁[t]的复位值全为0，R₂[t]的复位值全为1，且所述逻辑组合电路C₁、C₂满足以下的逻辑关系：

对于逻辑组合电路C₁、C₂分别输出的第0位逻辑值：

逻辑组合电路C₁、C₂分别输出的第0位逻辑值是各自通过z个逻辑组合电路C₁、C₂的输入逻辑值异或得到，所述z为n位寄存器设定的特征多项式为 $1+x^{m_1}+x^{m_2}+...+x^{m_k}$ 的值，

${C_1}^o\left[0\right]={C_1}^i[m_1-1]\⊕{C_1}^i[m_2-1]\⊕...\⊕{C_1}^i[m_k-1]$

${C_2}^o\left[0\right]={C_2}^i[m_1-1]\⊕{C_2}^i[m_2-1]\⊕...\⊕{C_2}^i[m_k-1]$

对于逻辑组合电路C₁的第1到n-1输出的位逻辑值：

逻辑组合电路C₁输出的第t位逻辑值是对应的逻辑组合电路C₁前一位的输入逻辑值，C₁ ^o[t]＝C₁ ⁱ[t-1]，1≤t≤n-1；

对于逻辑组合电路C₂输出的第1到n-1位逻辑值：

若C₂ ⁱ[t]为全0或者C₂ ⁱ[t]为全1时，则逻辑组合电路C₂输出的第t位等于对应的逻辑组合电路C₁前一位的输入逻辑值的逻辑反：

C₂ ^o[t]＝～C₂ ⁱ[t-1]，1≤t≤n-1，其中，＝～表示逻辑反；

否则，则逻辑组合电路C₂输出的第t位等于对应的逻辑组合电路C₁前一位的输入逻辑值：C₂ ^o[t]＝C₂ ⁱ[t-1]，1≤t≤n-1；

m_k为所述特征多项式中的指数，k为自然数，1≤k≤n-1，

其中，上述的上标o表示所述逻辑组合电路C₁、C₂的输出端，上标i表示所述逻辑组合电路C₁、C₂的输入端，

表示逻辑异或。

与现有技术相比，本发明具有以下优点：

首先，本发明提供一种针对FPGA器件中双组反向等位宽互连线的BIST电路，该电路仅在互连线两端分别使用n个寄存器就可以完成两组位宽为n，方向相反的互连线的测试。本发明解决了在构建BIST电路时可配置使用的寄存器资源有限的缺点，并实现更大位宽的两组反方向等位宽互连线的同时测试；另外，本发明的BIST电路可提高每次测试配置中所能测试的互连线位宽，从而减少对FPGA器件测试时(该测试包括制造测试和***测试)的配置，同时缩短了测试时间，并降低了测试成本。(FPGA器件的测试时间取决于测试配置的数目)

其次，本发明通过提供一种BIST电路，从而实现利用FPGA器件包含的CLB中有限的寄存器和逻辑资源，完成对FPGA器件在制造测试中可能配置形成的两组方向相反，位宽相等的互连线的同时测试；即如果两组反方向等位宽互连线的位数均为n，那么本发明的BIST电路仅需要在互连线的两端分别使用到n个寄存器，即可完成两组互连线的测试。

再者，本发明可用于对采用单向驱动PIP互连结构的FPGA器件进行互连资源测试，由于其将测试配置减少一半，因此可大大缩短测试时间，降低测试成本。本发明既适用于FPGA器件的制造测试，也适用于FPGA器件的在***测试，因此可用于提高FPGA器件及其所在电子***的可靠性。

附图说明

图1为现有技术中的单向驱动PIP结构；

图2为开关矩阵中所存在的水平方向的自左向右和自右向左的单向驱动PIP的示意图；

图3为在FPGA进行制造测试时可能配置形成的两组反方向等位宽的互连线示例示意图；

图4为现有技术中的BIST电路结构示意图；

图5为本发明所提供的BIST电路结构示意图；

图6为本发明的一种实施例的向量生成和相应分析器的结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

FPGA器件具有集成度高、体积小，可以通过用户编程实现专门的应用功能，设计开发周期短、可重配置等优点，进而成为电子***发展的热点。

FPGA基本结构中CLB是实现用户功能的基本单元，多个逻辑功能块通常规则地排成一个阵列结构，分布于整个FPGA芯片；IOB完成FPGA芯片内部逻辑与外部管脚之间的接口，围绕在逻辑单元阵列四周；IR包括各种长度的连线线段和一些可编程连接开关，它们将各个CLB或IOB连接起来，构成特定功能的电路。使用者可以通过编程决定每个单元的功能以及它们的互连关系，从而实现所需的逻辑功能。在测试时，FPGA可以被配置成与初始设计配置不同的形式。

本发明的核心构思在于，通过在测试配置中利用FPGA器件中位于边界处的CLB构建可同时作为TPG(测试向量生成器)和ORA(测试响应分析器)的测试电路，从而同时测试由方向相反的单向驱动PIP(可编程互连点)和互连线段所构建的两组WUT(被测互连线)。

本发明的一种现场可编程门阵列器件中使用的互连线测试电路包括：向量生成和响应分析器(TRG and ORA，TGAOA)，所述向量生成和响应分析器可以为偶数个，且每两个向量生成和响应分析器由方向相反、位宽为n的互连线连接并组成内建自测试电路；所述偶数个向量生成和响应分析器中的各个向量生成和响应分析器包括一个n输入n输出的逻辑组合电路和一组n位寄存器，其中，n取自然数。

所述内建自测试电路的两个向量生成和响应分析器的具体连接关系为：

第一向量生成和响应分析器的逻辑组合电路C₁的输入端连接第二向量生成和响应分析器的互连线B₂的输出端，

第一向量生成和响应分析器的逻辑组合电路的输出端C₁连接第一向量生成和响应分析器的寄存器R₁的输入端，

第一向量生成和响应分析器的寄存器R₁的输出端连接第一向量生成和响应分析器的互连线B₁的的输入端，

第一向量生成和响应分析器的互连线B₁的的输出端连接第二向量生成和响应分析器的逻辑组合电路C₂的输入端，

第二向量生成和响应分析器的逻辑组合电路C₂的输出端连接第二向量生成和响应分析器的寄存器R₂的输入端，

第二向量生成和响应分析器的寄存器R₂的输出端连接第二向量生成和响应分析器的互连线B₂的输入端；

其中，所述寄存器R₁[t]的复位值全为0，R₂[t]的复位值全为1；

且所述逻辑组合电路C₁、C₂需要满足以下的逻辑关系的公式(2)至公式(6)。

参照图5和图6所示，本发明所提供的BIST电路结构具体为：

1：两个可同时作为TPG和ORA的TGAOA₁和TGAOA₂，两组方向相反、位宽(即个数)均为n的被测互连线B₁[t]和B₂[t]，(t取值范围为：0≤t≤n-1)；

2：TGAOA₁由一个n输入n输出的逻辑组合电路C₁和一组n位寄存器R₁[t]组成；

其中，C₁的输入C₁ ⁱ即为B₂[t]的输出端，C₁的输出C₁ ^o即为R₁[t]的输入，R₁[t]的输出即为B₁[t]的输入端；

3：TGAOA₂由一个n输入n输出的逻辑组合电路C₂和一组n位寄存器R₂[t]组成；

其中，C₂的输入C₂ ⁱ即为B₁[t]的输出端，C₂的输出C₂ ^o即为R₂[t]的输入，R₂[t]的输出即为B₂[t]的输入端；

其中，若n位LFSR(线性反馈移位寄存器)的特征多项式为：

$1+x^{m_1}+x^{m_2}+...+x^{m_k}---\left(1\right)$

则：C₁实现的逻辑为：

${C_1}^o\left[0\right]={C_1}^i[m_1-1]\⊕{C_1}^i[m_2-1]\⊕...\⊕{C_1}^i[m_k-1]---\left(2\right)$

${C_1}^o\left[t\right]={C_1}^i[t-1];---\left(3\right)$

C₂实现的逻辑为：

${C_2}^o\left[0\right]={C_2}^i[m_1-1]\⊕{C_2}^i[m_2-1]\⊕...\⊕{C_2}^i[m_k-1]---\left(4\right)$

如果C₂ ⁱ[t]的逻辑值全为0或者全为1：

C₂ ^o[t]＝～C₂ ⁱ[t-1]；(5)

否则：

C₂ ^o[t]＝C₂ ⁱ[t-1]；(6)

并且n位LFSR(线性反馈移位寄存器)R₁[t]的复位值为全0，R₂[t]的复位值为全1；

其中，m_k为所述特征多项式中的指数，k为自然数，1≤k≤n-1，且t的取值范围为：1≤t≤n-1；

需要说明的是，本申请文件中的上标o表示所述逻辑组合电路C₁、C₂的输出端，上标i表示所述逻辑组合电路C₁、C₂的输入端，

表示逻辑异或，＝～表示逻辑反，所述C₁ ^o[0]、C₂ ^o[0]分别表示逻辑组合电路C₁、C₂的第0位输出的逻辑值；C₁ ⁱ[m_k-1]、C₂ ⁱ[m_k-1]分别表示逻辑组合电路C₁、C₂第m_k-1位输入的逻辑值；C₁ ^o[t]、C₂ ^o[t]分别表示逻辑组合电路C₁、C₂的第t位输出的逻辑值；C₁ ⁱ[t-1]、C₂ ⁱ[t-1]分别表示逻辑组合电路C₁、C₂第t-1位输入的逻辑值。

也就是说，公式(2)至公式(6)中等号左边的逻辑组合电路C₁、C₂的上标O表示逻辑组合电路C₁、C₂的n位输出，等号右边的逻辑组合电路C₁、C₂的上标i表示逻辑组合电路C₁、C₂的n位输入，即逻辑组合电路C₁、C₂的输出的第0位可以根据相应的n位线性反馈移位寄存器的特征多项式中所表明的m₁，m₂，...，m_k来对输入的m₁，m₂，...，m_k位进行逻辑运算异或得到；

m为特征多项式(1)中的指数，k为自然数，1≤k≤n-1。

举例来说上述公式(1)，若n＝3，即有3位LFSR的特征多项式为1+x²+x³，那么m₁就等于2，m₂就等于3，k就等于m₂的下标2。或者，n＝8时，即8位LFSR的特征多项式为1+x²+x³+x⁴+x⁸，那么m₁就等于2，m₂就等于3，m₃就等于4，m₄就等于8，k就等于m₄的下标4。

公式(5)表示的是逻辑组合电路C₁、C₂的第t位输出值等于逻辑组合电路C₁、C₂的第t-1位输入值的逻辑反，若逻辑组合电路C₁、C₂的第0位输入为0，第1位输入为1，第2位输入为1，那么逻辑组合电路C₁、C₂的第1位输出就为1，第2位输出为0，第3位输出为0。

在实际测试时，B₁[t]、R₁[t]、B₂[t]、R₂[t]、C₁、C₂连接关系为：

参考图6所示，在测试配置中，利用位于B₁[t]的驱动端即B₂[t]的终止端的SM相应的CLB中的寄存器资源构建TGAOA₁中的R₁[t]；且利用位于B₂[t]的驱动端即B₁[t]的终止端的SM相应的CLB中的寄存器资源构建TGAOA₂中的R₂[t]；该处的驱动端即为输入端，终止端即为输出端。

另外，在测试配置中，利用位于B₁[t]的驱动端即B₂[t]的终止端的SM相应CLB中的逻辑资源构建的TGAOA₁中的C₁；而利用位于B₁[t]的驱动端即B₂[t]的终止端的SM相应CLB中的逻辑资源构建的TGAOA₂中的C₂；

需要说明的是，测试配置中需要将R₁[t]的复位值配置全为0，R₂[t]的复位值配置全为1；并且在测试配置中，每次测试配置所能测试的互连线的位宽n不能大于CLB中的寄存器的数目。

具体的测试过程如下：

第一步：首先将向量生成和响应的寄存器进行相对应的复位，即将R₁[t]复位全为0，R₂[t]复位全为1；

第二步：重复进行2ⁿ-1个以下过程：

子步骤a)加载一个周期的时钟信号；

子步骤b)进行一次回读，得到该时钟周期之后的R₁[t]和R₂[t]的状态，如果状态与理想状态不符，即说明互连线所使用的互连资源中存在故障。

在实际应用中，对于子步骤a)加载一个周期的时钟信号，即所述的寄存器都是由一个时钟信号端的，只有在每个时钟信号有效沿的时候，寄存器才会把数据输入端上的逻辑值锁存到寄存器中。因此，在测试时需要利用FPGA器件中专门用于时钟信号布线的互连资源将BIST电路中寄存器的时钟信号连接到外部端口上，或者可以通过相应端口上直接加载时钟信号，或者可以通过边界扫描端口扫描加载时钟信号。

对于子步骤b)进行一次回读，该处的回读操作是通过在FPGA器件的专门配置控制端口上加载一系列的控制信号序列来实现，所述控制信号序列将会把FPGA器件中的寄存器的值存到配置SRAM单元中，然后再把配置SRAM单元中的逻辑值由配置端口上扫描出来。这样，就可以得知FPGA器件中的寄存器的逻辑值了。

需要说明的是，在使用者进行的BIST测试时，对于确定相同位宽的两组被测互连线，在测试过程中，B₁[t]和B₂[t]上加载的测试激励都是固定的，(0≤t≤n-1)；

例如当位宽为3时，在复位时，B₁[t]上驱动端上加载的激励就是R₁[t]的复位值111，而B₂[t]上加载的激励就是R₂[t]的复位值000；

根据C₂和C₁的输入(C₂ ⁱ和C₁ ⁱ，即B₁[t]和B₂[t])输出(C₂ ^o和C₁ ^o，即R₂[t]和R₁[t])逻辑对应关系，此时R₂[t]和R₁[t]的输入端的逻辑值都为011，则在下一个时钟周期之后，R₂[t]和R₁[t]的理想逻辑值都应该为011。

若B₁[t]和B₂[t]的终止端的值不是111和000，此时表现为互连线上存在故障，而根据C₂和C₁所实现的逻辑功能，R₂[t]和R₁[t]的输入端的逻辑值就不会是011，那么在下一个时钟周期之后，R₂[t]和R₁[t]的逻辑值就不会是011。

由于本发明的BIST电路设计决定了每个周期上在B₁[t]和B₂[t]上所加载的激励序列是确定的，而C₂和C₁所实现的输入输出逻辑关系也是确定的，所以每个周期之后R₂[t]和R₁[t]中的理想逻辑值也是确定的。因此，这样如果回读的时候发现R₂[t]和R₁[t]中的逻辑值不是理想逻辑值，就说明互连线中出错了。

以下结合图5和图6对本发明所提供的针对FPGA器件中双组反向等位宽互连线的BIST电路进行详细描述。

在FPGA中存在一个二维CLB阵列，在CLB中存在诸如LUT以及寄存器等可配置逻辑和时序资源，以设计的逻辑和时序功能。对应于每一个CLB都存在一个SM，所述SM的上下左右四边的点之间由许多PIP相连，SM之间则由一些LS相互连接。SM和LS共同构成了FPGA的互连资源，通过对PIP进行编程或配置，可实现不同的互连功能。

如图5所示，互连线两端的测试电路不再是只能实现测试激励生成的TPG或者测试响应观察的ORA，而是既可以实现测试激励生成，也可以实现测试响应观察的TGAOA。其中，TGAOA₁和TGAOA₂按照前面所介绍的结构说明进行构建的向量生成和响应分析器。

以图3中所示的两组位宽为3、方向相反的互连线为例，相应的TGAOA₁和TGAOA₂的结构如图6所示。

设定位宽为3的LFSR的特征多项式为1+x²+x³；

则有，在C₁中， ${C_1}^o\left[0\right]={C_1}^i\left[1\right]\⊕{C_1}^i\left[2\right]=B_2\left[1\right]\⊕B_2\left[2\right],$

且C₁ ^o[1]＝C₁ ⁱ[0]＝B₂[0]，C₁ ^o[2]＝C₁ ⁱ[1]＝B₂[1]；

在C₂中， ${C_2}^o\left[0\right]={C_2}^i\left[1\right]\⊕{C_2}^i\left[2\right]=B_1\left[1\right]\⊕B_1\left[2\right],$

且C₂ ^o[1]和C₂ ^o[2]的逻辑值则与B₁[0]、B₁[1]、B₁[2]有关；

当B₁[0]、B₁[1]、B₁[2]全为0或者全为1时，C₂ ^o[1]和C₂ ^o[2]的值就分别等于B₁[0]和B₁[1]的逻辑反，否则，就直接等于B₁[0]和B₁[1]的逻辑值。

C₁和C₂的逻辑设计使得C₁和C₂可实现如下表一的逻辑关系：C₁和C₂的输入输出映射关系；和表二：TGAOA₁和TGAOA₂所生成的测试激励序列所示的输入输出逻辑映射关系，

表一：

C1 i[0:2]	C1 o[0:2]	C2 i[0:2]	C2 o[0:2]
				111	011	111	000
011	001	011	001
				001	100	001	100
100	010	100	010
				010	101	010	101
101	110	101	110

110	111	110	111
				000	000	000	011

表二

周期数	B2[0:2]	B1[0:2]
			复位	111	000
1	011	011
			2	001	001
3	100	100
			4	010	010
5	101	101
			6	110	110

其中，表一中的C₁ ⁱ[0:2]代表逻辑组合电路中的：C₁ ⁱ[0]、C₁ ⁱ[1]、C₁ ⁱ[2]；

C₁ ^o[0:2]代表逻辑组合电路中的：C₁ ^o[0]、C₁ ^o[1]、C₁ ^o[2]；

C₂ ⁱ[0:2]代表逻辑组合电路中的：C₂ ⁱ[0]、C₂ ⁱ[1]、C₂ ⁱ[2]；

C₂ ^o[0:2]代表逻辑组合电路中的：C₂ ^o[0]、C₂ ^o[1]、C₂ ^o[2]；

表二中的B₂[0:2]代表被测互连线中的：B₂[0]、B₂[1]、B₂[2]；B₁[0:2]代表被测互连线中的：B₁[0]、B₁[1]、B₁[2]；

需要注意的是，C₁和C₂的输入输出逻辑映射关系都满足以下的属性：即对于2³种输入组合的任何一种，都有唯一的一种输出组合与之对应。C₁和C₂逻辑组合电路的这种属性使得它们能够将B₂[0:2]和B₁[0:2]对任何一种测试激励的响应结果唯一地转化成另外一种逻辑值组合。因此，如果B₂[0:2]和B₁[0:2]为某种测试激励出现错误的响应，则相应地，R₁[0:2]和R₂[0:2]中会出现错误的逻辑值组合，从而在对FPGA进行回读操作并观察R₁[0:2]和R₂[0:2]中的逻辑值时，可以检测出故障。另外，通过将R₁[0:2]和R₂[0:2]的复位值设为全0和全1，则包括复位周期的2³-1＝7个时钟周期中，TGAOA₁和TGAOA₂可以在B₁[0:2]和B₂[0:2]上生成如上表一和表二所示的激励序列，可以看出这个激励序列组合可以保证检测出B₁[0:2]和B₂[0:2]任何两条互连线之间的桥接故障和固定故障。

在使用本发明所提供的BIST电路进行测试时，可能会出现互连线的位宽n超过可用寄存器的数目m的情况，这时可以将被测互连线分成多个位宽为m的两组反方向等位宽的互连线，然后在多次测试配置中进行测试。显然，在这种情况下，相比于传统的BIST电路结构，采用本发明所提供的BIST电路进行测试所需要的配置要少得多。(传统BIST电路需要

个配置，而本发明仅需要

个配置)

本发明提出的一种新的适用于单向驱动PIP互连结构的FPGA互连资源测试方法主要是针对现有的大规模FPGA器件中所采用的单向驱动PIP互连结构以及CLB中逻辑和寄存器资源有限的特点，通过在测试配置中利用FPGA器件中位于边界处的CLB构建可同时作为TPG和ORA的测试电路，从而同时对由方向相反的单向驱动PIP和互连线段所构建的两组WUT进行测试。该方法对采用单向驱动PIP互连结构的FPGA器件进行互连资源测试时，可以将测试配置的数目减少一半，从而大大降低测试成本。由于该方法采用BIST(内建自测试)方案，可同时适用于FPGA器件中互连资源的制造测试以及在***测试。

以上对本发明实施例中一种现场可编程门阵列器件中使用的互连线电路进行了详细描述；为了简单描述，故将其都表述为单元的组合，但是本领域技术人员应该知悉，本发明并不受所描述的结构单元位置关系的限制。另外，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作和单元并不一定是本发明所必须的。

本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。以上对本发明所提供的一种FPGA器件中使用的互连线电路进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (1)

1.一种现场可编程门阵列器件中使用的互连线测试电路，其特征在于，所述测试电路为利用现场可编程门阵列器件中位于边界处的可配置逻辑模块构建的测试电路，所述测试电路可同时作为测试向量生成器和测试响应分析器，其包括：

偶数个向量生成和响应分析器，所述偶数个向量生成和响应分析器中的各个向量生成和响应分析器包括一个n输入n输出的逻辑组合电路和一组n位寄存器，其中，n取自然数；

每两个向量生成和响应分析器由方向相反、位宽为n的互连线连接组成内建自测试电路，所述内建自测试电路为：第一向量生成和响应分析器的逻辑组合电路C₁的输入端连接第二向量生成和响应分析器的互连线B₂的输出端，第一向量生成和响应分析器的逻辑组合电路C₁的输出端连接第一向量生成和响应分析器的寄存器R₁[t]的输入端，第一向量生成和响应分析器的寄存器R₁[t]的输出端连接第一向量生成和响应分析器的互连线B₁的输入端，第一向量生成和响应分析器的互连线B₁的输出端连接第二向量生成和响应分析器的逻辑组合电路C₂的输入端，第二向量生成和响应分析器的逻辑组合电路C₂的输出端连接第二向量生成和响应分析器的寄存器R₂[t]的输入端，第二向量生成和响应分析器的寄存器R₂[t]的输出端连接第二向量生成和响应分析器的互连线B₂的输入端；

其中，所述寄存器R₁[t]的复位值全为0，R₂[t]的复位值全为1，且所述逻辑组合电路C₁、C₂满足以下的逻辑关系：

对于逻辑组合电路C₁、C₂分别输出的第0位逻辑值为：

逻辑组合电路C₁、C₂分别输出的第0位逻辑值是各自通过z个逻辑组合电路C₁、C₂的输入逻辑值异或得到，所述z为n位寄存器设定的特征多项式为

的值，

${C_1}^o\left[0\right]={C_1}^i[m_1-1]\⊕{C_1}^i[m_2-1]\⊕...\⊕{C_1}^i[m_k-1]$

${C_2}^o\left[0\right]={C_2}^i[m_1-1]\⊕{C_2}^i[m_2-1]\⊕...\⊕{C_2}^i[m_k-1]$

对于逻辑组合电路C₁输出的第1到n-1位逻辑值：

逻辑组合电路C₁输出的第t位逻辑值是对应的逻辑组合电路C₁前一位的输入逻辑值，C₁ ^o[t]＝C₁ ⁱ[t-1]，1≤t≤n-1；

对于逻辑组合电路C₂输出的第1到n-1位逻辑值：

若C₂ ⁱ[t]为全0或者C₂ ⁱ[t]为全1时，则逻辑组合电路C₂输出的第t位等于对应的逻辑组合电路C₁前一位的输入逻辑值的逻辑反：

C₂ ^o[t]＝～C₂ ⁱ[t-1]，1≤t≤n-1，其中，＝～表示逻辑反；

否则，则逻辑组合电路C₂输出的第t位等于对应的逻辑组合电路C₁前一位的输入逻辑值：C₂ ^o[t]＝C₂ ⁱ[t-1]，1≤t≤n-1；

m_k为所述特征多项式中的指数，k为自然数，1≤k≤n-1，

其中，上述的上标o表示所述逻辑组合电路C₁、C₂的输出端，上标i表示所述逻辑组合电路C₁、C₂的输入端，表示逻辑异或。

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