CN102208373A - 芯片封装结构及其制造方法 - Google Patents

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Abstract

一种芯片封装结构，包括：基板；芯片，设置于基板上，其中多个引线用于电性连接芯片的上表面与基板；薄膜，设置于芯片上并覆盖芯片的上表面与部份引线；散热片，设置于薄膜上；以及封胶体，用于包覆上述组件，并暴露出散热片的一表面与基板的一表面。一种芯片封装结构的制造方法也在此处提出。散热片可利用薄膜而直接贴附于芯片与引线上，以加强芯片散热效果。

Description

芯片封装结构及其制造方法
技术领域
本发明涉及一种芯片封装技术，特别是一种芯片封装结构及其制造方法。
背景技术
半导体科技随着计算机与网络通讯等产品功能急速提升，必需具备多元化、可移植性与轻薄微小化的需求，这使芯片封装业必须朝高功率、高密度、轻、薄与微小化等高精密度制程发展，除此之外，半导体芯片封装仍需具备高可靠度、散热性佳等特性，以作为传递信号、电能，以及提供良好的散热途径、结构保护等作用。
芯片尺寸封装(Chip Scale Package，CSP)为新一代的芯片封装技术，不仅体积小、厚度薄，更具有良好的电气性能与可靠度。目前芯片尺寸封装普遍应用于超高密度和超小型化的消费类电子产品领域，如手机、数字相机等产品。虽然相较于其它封装技术，芯片尺寸封装具有较好的散热功能，但为提高产品效能，芯片尺寸封装的散热技术仍是一个重要的议题。
发明内容
为了解决上述问题，本发明目的之一是提供一种芯片封装结构及其制造方法，散热片直接利用薄膜贴附于芯片与部分引线上以加强芯片散热效果，并通过薄膜与封胶体的黏着力来避免散热片脱层。
本发明目的之一是提供一种芯片封装结构，包括：基板；芯片，设置于基板上，其中多条引线用于电性连接芯片的一上表面与基板；薄膜，设置于芯片上并覆盖芯片的上表面与部份引线；散热片，设置于薄膜上；以及封胶体，用于包覆基板、芯片、引线、薄膜与散热片，并暴露出散热片的一表面与基板的一表面。
本发明目的之一是提供一种芯片封装结构的制造方法，包括下面步骤：提供基板；将芯片设置在基板上，并利用多条引线将芯片的上表面电性连接至基板；将薄膜设置在芯片上并覆盖芯片的上表面与部份引线；将散热片设置于薄膜上；以及形成一封胶体包覆基板、芯片、引线、薄膜与散热片，并露出散热片的表面与基板的表面。
附图说明
图1、图2、图3、图4为本发明一实施例的芯片封装结构的制造方法的结构剖视图。
图5、图6为本发明又一实施例的芯片封装结构的制造方法的结构剖视图。
图7A、图7B为本发明又一实施例的芯片封装结构的剖视图。
主要组件符号说明
10                    基板
12                    上表面
14                    下表面
20                    芯片
22                    上表面
30                    引线
40，42                薄膜
50，52，54            散热片
60                    封胶体
具体实施方式
其详细说明如下，所述优选实施例仅做一说明非用以限定本发明。
请先参考图1至图4，图1至图4为本发明一实施例的芯片封装结构的制造方法的结构剖视图。首先，请先参考图1，提供一基板10，该基板10具有上表面12与下表面14。接着，参考图2，设置芯片20于基板10上，如基板10的上表面12，并利用多条引线30将芯片20的上表面22电性连接至基板10的上表面12。接着如图3所示，设置薄膜40于芯片20上并覆盖芯片20的上表面22与部份引线30。接着继续参考图3，设置散热片50于薄膜40上。最后，如图4所示，形成一封胶体60包覆上述组件，如基板10、芯片20、引线30、薄膜40与散热片50，并露出散热片50的表面与基板10的表面，如基板10的下表面14。
接续上述，在该实施例中，如图5与图6所示，薄膜42可先设置于散热片52上，并在用引线30将芯片20电性连接至基板10之后，直接将设有薄膜42的散热片52设置于芯片20的上表面22。如图6所示，设有薄膜42的散热片52覆盖引线30与芯片20电性连接的地方，之后再进行模压等后段制程。在该实施例中，薄膜42为薄膜覆盖引线层(film over wires，FOW)并具有黏性，可将散热片52直接黏着于芯片20上以加强散热功能。
灌模封胶后的芯片封装结构如图4所示，包括：基板10、芯片20、多条引线30、薄膜40、散热片50与封胶体60。如图所示，芯片20设置于基板10上，引线30用来电性连接芯片20的上表面22与基板10的上表面12。薄膜40设置于芯片20与散热片50之间并覆盖芯片20的上表面22与部份引线30，例如引线30与芯片20电性连接的地方。封胶体60用于包覆上述组件，如基板10、芯片20、引线30、薄膜40与散热片50，并暴露出散热片50的表面与基板10的表面，如基板10的下表面14。而所完成的芯片封装结构能够以适当方式设置于其它装置上。
请接续上述说明，在该实施例中，薄膜40具有黏性，例如薄膜覆盖引线层，使散热片50可直接黏着于芯片20上方。因此，芯片20作用时所产生的热能可通过薄膜40传导至散热片50，并由于部份散热片50暴露于封胶体60之外，热能可直接导入空气中，有助于芯片封装结构的散热。除此之外，散热片50也可通过薄膜40与封胶体60的黏着力来避免脱层的情形发生，并有效屏蔽电磁场的干扰。另外，可以理解的是，上述图式仅为实施例而不用以限制本发明，散热片50的尺寸可大于、甚至小于芯片20的尺寸。在又一实施例中，可如图7A所示，散热片54的周边可具有粗糙表面或是阶梯形状，以增加与封胶体60的磨擦力和接触面积，使散热片54更不容易脱层。此外，若暴露于封胶体60之外的散热片54面积大于芯片20面积，或者，部份散热片54凸出于封胶体60之外(如图7B所示)，也可增加散热面积。
根据上述，本发明特征的散热片可暴露于封胶体之外甚至凸出封胶体之外，以增加散热面积。此外，散热片的形状可依据不同需求做设计，制程上相当弹性。
综合上述，根据本发明一实施例的一种芯片封装结构及其制造方法，该结构中的散热片直接利用薄膜贴附于芯片与部分引线上，以加强芯片散热效果，并可通过薄膜与封胶体的黏着力来避免散热片脱层。
以上所述的实施例仅为说明本发明的技术思想及特点，其目的在使本领域技术人员能够了解本发明的内容并据以实施，而不能以此限定本发明，即凡是依本发明所公开的精神所作的均等变化或修饰，仍应涵盖在本发明的权利要求所限定的范围内。

Claims (9)

1.一种芯片封装结构，包括：
一基板；
一芯片，设置于所述基板上，其特征在于多条引线用以电性连接所述芯片的一上表面与所述基板；
一薄膜，设置于所述芯片上并覆盖所述芯片的上表面与部份所述些引线；
一散热片，设置于所述薄膜上；以及
一封胶体，用以包覆所述基板、所述芯片、所述些引线、所述薄膜与所述散热片，并暴露出所述散热片的一表面与所述基板的一表面。
2.如权利要求1所述的芯片封装结构，其特征在于，所述薄膜为一薄膜覆盖引线层。
3.如权利要求1所述的芯片封装结构，其特征在于，所述薄膜覆盖所述些引线与所述芯片电性连接的地方。
4.如权利要求1所述的芯片封装结构，其特征在于，所述薄膜具有黏性。
5.如权利要求1所述的芯片封装结构，其特征在于，部份所述散热片可凸出所述封胶体。
6.一种芯片封装结构的制造方法，包含下列步骤：
提供一基板；
设置一芯片于所述基板上，并利用多条引线将所述芯片的一上表面电性连接至所述基板；
设置一薄膜于所述芯片上，并覆盖所述芯片的所述上表面与部份所述些引线；
设置一散热片于所述薄膜上；以及
形成一封胶体包覆所述基板、所述芯片、所述些引线、所述薄膜与所述散热片，并露出所述散热片的一表面与所述基板的一表面。
7.如权利要求6所述的芯片封装结构的制造方法，其特征在于，所述薄膜可先设置于所述散热片上，并在用所述些引线将所述芯片电性连接至所述基板之后，将设有所述薄膜的所述散热片设置于所述芯片上。
8.如权利要求7所述的芯片封装结构的制造方法，其特征在于，设有所述薄膜的所述散热片覆盖所述些引线与所述芯片电性连接的地方。
9.如权利要求6所述的芯片封装结构的制造方法，其特征在于，所述薄膜具有黏性，可将所述散热片黏着于所述芯片上。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018018849A1 (zh) * 2016-07-29 2018-02-01 广东美的制冷设备有限公司 一种智能功率模块及其制造方法
US10903135B2 (en) 2016-12-30 2021-01-26 Huawei Technologies Co., Ltd. Chip package structure and manufacturing method thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1347141A (zh) * 2001-11-02 2002-05-01 全懋精密科技股份有限公司 制作散热型集成电路芯片塑料封装的安装散热片方法
CN1372317A (zh) * 2002-03-11 2002-10-02 威盛电子股份有限公司 芯片散热封装结构及其制造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1347141A (zh) * 2001-11-02 2002-05-01 全懋精密科技股份有限公司 制作散热型集成电路芯片塑料封装的安装散热片方法
CN1372317A (zh) * 2002-03-11 2002-10-02 威盛电子股份有限公司 芯片散热封装结构及其制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018018849A1 (zh) * 2016-07-29 2018-02-01 广东美的制冷设备有限公司 一种智能功率模块及其制造方法
US10903135B2 (en) 2016-12-30 2021-01-26 Huawei Technologies Co., Ltd. Chip package structure and manufacturing method thereof

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