CN102194794B - 等离子体损伤检测结构、其检测方法及其形成方法 - Google Patents

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Abstract

本发明提供一种等离子体损伤检测结构，包括：半导体衬底；位于所述半导体衬底上的栅极氧化层；位于所述栅极氧化层上的控制栅和浮栅；位于所述控制栅与浮栅之间衬底内的第三离子掺杂区；位于所述控制栅的另一侧的衬底内的第一离子掺杂区；位于所述浮栅的另一侧的衬底内的第二离子掺杂区；与所述浮栅进行电连接的导体。本发明还提供一种所述检测结构的测试方法及其结构的形成方法。本发明通过在控制栅施加工作电压，开启第一离子掺杂区与第三离子掺杂区间的沟道，因为电场耦合效应，第三离子掺杂区中靠近浮栅一侧的具有电位，增强对浮栅上电荷的电场力，形成明显的漏电流变化，增加了检测结构的灵敏度。

Description

等离子体损伤检测结构、其检测方法及其形成方法
技术领域
本发明涉及半导体制造工艺，尤其涉及一种等离子体损伤检测结构、其检测方法及其形成方法。
背景技术
在现有半导体技术领域中，等离子体工艺具有方向性好，实现温度低，工艺步骤简单等很多优点，已成为制造金属氧化物半导体（MOS）晶体管中不可缺少的一部份。然而在等离子体工艺中，常伴随有高能量的粒子及光子的轰击，这些辐射包含了离子、电子、紫外线及微弱的X射线，当高能量粒子撞击到MOS晶体管表面时，将会对MOS晶体管性能造成伤害。其中一个常见的无法恢复的损伤即电荷积累所造成的静电崩溃现象，通常称为等离子体损伤（plasma induce damage,PID）:将MOS晶体管放置于等离子体环境中，对所述MOS晶体管进行等离子体刻蚀等工艺，若所述等离子体环境中存在不同数量的正电荷及负电荷，所述不均匀的电荷会分布在很薄的栅极氧化层上，进而产生电场，当电荷聚集够多时，将在栅极绝缘层产生漏电流。随着MOS晶体管尺寸的减小和多层金属的使用，这些电荷会进一步增加，会造成开启电压漂移、跨导退化、结漏电增加等现象，严重影响MOS晶体管性能。
现有技术中，可以通过器件对上述不均匀分布的等离子体环境进行检测，用于检测的器件包括有：电荷检测（charge monitor，CHARM）芯片和具有天线结构的MOS晶体管。
如图1所示为电荷检测（charge monitor，CHARM）芯片10，包括电子可擦写可编程只读存储器单元(Electrically-Erasable Programmable Read-OnlyMemory，EEPROM)101，及与所述EEPROM电连接的天线102，所述EEPROM单元101用于存储等离子体环境中的电荷。将所述CHARM芯片10放在待验证的等离子体环境中，通过检测工艺前后的所述CHARM芯片10的开启电压漂移来反推工艺中CHARM芯片10上局部的峰值电压和电流，从而分析CHARM芯片10上正负电荷充电后的电位，所述电位为等离子体环境中不平衡的电荷积累造成。但所述CHARM芯片10作为等离子体环境的检测工具，制造成本较高。
专利申请号为200810167686的中国专利申请提供了另一种用于等离子体损伤检测的器件，如图2所示具有天线结构的MOS晶体管20，包括有衬底201，及位于所述衬底201上的栅极氧化层204及多晶硅栅极205，所述栅极两侧205的半导体衬底201内形成有源区203和漏区202，其中，所述栅极205电连接至天线结构206。所述天线结构206是在半导体工艺处理期间暴露于等离子体环境中的导体。通过所述天线结构206收集等离子体环境中的电荷，并传导至以之电连接的栅极205上。因所述栅极205上存在电荷，造成所述MOS晶体管的栅极氧化层电流或开启电压等参数性能的变化，所述变化可以用于反映等离子体环境对MOS晶体管的损伤。
有些等离子体环境对MOS晶体管的损伤不是非常严重，虽不会造成MOS晶体中栅极氧化层的漏电流或开启电压的明显变化，但却会造成MOS晶体管潜在的损伤，并在特定环境中被激发出来，例如高温高压环境。所述潜在损伤将影响到MOS晶体管的可靠性能。
如果用图1或图2所示的器件检测上述等离子体环境对MOS晶体管造成潜在的损伤，则需要将图1或图2所示的器件放置于高温高压的环境中，使得潜在的损伤在高温高压的环境中被激发出来，进而检测潜在损伤。这个过程需要较长的时间（如一个月），造成检测成本高，检测效率低的问题。
发明内容
本发明解决的问题是提供一种等离子体损伤检测结构、其检测方法及其形成方法，提高检测结构的灵敏度，能够检测出等离子体环境对检测结构造成的潜在损伤；同时降低电荷检测芯片的制造成本。
为解决上述问题，本发明提供一种等离子体损伤检测结构，包括：
半导体衬底；
位于所述半导体衬底上的栅极氧化层；
位于所述栅极氧化层上的控制栅和浮栅；
位于所述控制栅与浮栅之间衬底内作为共用掺杂区的第三离子掺杂区；
位于所述控制栅的另一侧的衬底内的第一离子掺杂区；
位于所述浮栅的另一侧的衬底内的第二离子掺杂区；
与所述浮栅进行电连接的导体。
可选的，还包括位于栅极氧化层上的绝缘层，所述绝缘层覆盖浮栅，所述绝缘层内形成有位于浮栅上的导电插塞，所述导电插塞用于电连接所述导体。
可选的，所述导体为梳状天线结构或交织角状天线结构。
可选的，还包括与控制栅进行连接的放电二极管。
可选的，所述三个离子掺杂区的离子掺杂类型根据待检测的等离子体环境决定：所述等离子体环境中，正电荷数目大于负电荷数目时，所述离子掺杂均为N型；所述等离子体环境中，负电荷数目大于正电荷数目时，所述离子掺杂均为P型。
本发明还提供一种所述等离子体损伤检测结构的检测方法：
将所述检测结构放置于等离子体环境中，等离子体环境中的电荷通过导体对所述浮栅进行充电;
将所述检测结构取出,并将工作电压分别对应施加至第一离子掺杂区、第二离子掺杂区、控制栅和衬底，第三离子掺杂区不施加电压；
测量位于所述浮栅下的栅极氧化层的漏电流或所述第二离子掺杂区与第三离子掺杂区之间的开启电压，反映等离子体环境对检测结构的损伤程度。
可选的，所述控制栅上的工作电压不小于所述第一离子掺杂区与第三离子掺杂区间的沟道开启电压。
可选的，所述等离子体环境中，正电荷数目大于负电荷数目。
可选的，所述第一离子掺杂区、第二离子掺杂区与第三离子掺杂区均为N型掺杂。
可选的，所述等离子体环境中，负电荷数目大于正电荷数目。
可选的，所述第一离子掺杂区、第二离子掺杂区与第三离子掺杂区均为P型掺杂。
本发明还提供一种等离子体损伤检测结构的形成方法，包括：
提供半导体衬底；
在所述半导体衬底上形成栅极氧化层；
在所述栅极氧化层上形成多晶硅层并刻蚀所述多晶硅层，形成分立的控制栅和浮栅；
以所述控制栅和浮栅为掩膜，对所述半导体衬底进行离子掺杂，在所述控制栅与浮栅之间衬底内形成第三离子掺杂区、在所述控制栅的另一侧的衬底内形成第一离子掺杂区、在所述浮栅的另一侧的衬底内形成第二离子掺杂区；
在浮栅上形成与之连接的导体。
可选的，所述控制栅和浮栅的形成过程为：首先在所述栅极氧化层上形成未掺杂离子的多晶硅层；图案化所述多晶硅层，分别形成两个分立的控制栅和浮栅；最后对控制栅和浮栅进行离子掺杂，以增强其导电性能。
可选的，所述导体为梳状天线结构或交织角状天线结构。
可选的，所述半导体衬底的离子掺杂类型根据待检测的等离子体环境决定：所述等离子体环境中，正电荷数目大于负电荷数目时，所述离子掺杂为N型；所述等离子体环境中，负电荷数目大于正电荷数目时，所述离子掺杂为P型。
可选的，还包括，对所述半导体衬底进行离子掺杂后，在所述检测结构上形成一绝缘层，覆盖所述浮栅；刻蚀所述绝缘层至露出浮栅表面，在所述浮栅上形成通孔；在所述通孔内填充金属，形成导电插塞；在所述绝缘层上形成导体，并通过所述导电插塞与浮栅电连接。
可选的，还包括，将所述控制栅连接至放电二极管。
与现有技术相比，本发明通过在控制栅施加工作电压，开启所述第一离子掺杂区与第三离子掺杂区间的沟道，因为电场耦合效应，第三离子掺杂区中靠近浮栅一侧的具有电位，增强第三离子掺杂区对浮栅上电荷的电场力，形成明显的漏电流变化，增加了检测结构的灵敏度，能够检测出潜在损伤；
不通过高温高压的强制环境即可测试出潜在损伤，检测成本低，检测效率高；
在传统的晶体管的形成工艺上形成，没有增加工艺复杂度，制造成本低廉。
附图说明
图1是现有技术中电荷检测芯片结构示意图；
图2是现有技术中具有天线结构的MOS晶体管结构示意图；
图3是本发明一个实施例的等离子体损伤检测结构示意图；
图4是本发明一个实施例的等离子体损伤检测结构的检测方法示意图；
图5是本发明一个实施例的等离子体损伤检测结构形成方法流程示意图；
图6至图11是本发明一个实施例的等离子体损伤检测结构形成方法示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
图3为本发明一个实施例的等离子体损伤检测结构示意图，所述等离子体损伤检测结构30包括：半导体衬底301；位于所述半导体衬底301上的栅极氧化层302；位于所述栅极氧化层302上分立的控制栅303和浮栅304；位于所述控制栅303与浮栅304之间衬底内的第三离子掺杂区305；位于所述控制栅303的另一侧的衬底内的第一离子掺杂区306；位于所述浮栅304的另一侧的衬底内的第二离子掺杂区307；通过导电插塞与所述浮栅304进行电连接的导体308。
其中，所述控制栅303用于施加电压，以开启第一离子掺杂区306与第三离子掺杂区305之间的沟道，所述导体308用于收集等离子体环境中的电荷，并传输至与之电连接的浮栅304内，以对浮栅304进行充电，所述浮栅304的充电效果可反映等离子体环境的电荷，即反映等离子体环境对结构的损伤程度。
所述第一离子掺杂区306、第二离子掺杂区307与第三离子掺杂区305的离子掺杂类型根据待检测的等离子体环境决定：所述等离子体环境中，正电荷数目大于负电荷数目时，所述离子掺杂均为N型；所述等离子体环境中，负电荷数目大于正电荷数目时，所述离子掺杂均为P型。
其中，所述控制栅303和浮栅304的表面均掺杂有离子，增强所述控制栅303和浮栅304的导电性能。
进一步地，所述导体308为梳状天线结构或交织角状天线结构，本实施例中仅示出了梳状天线结构。在所述浮栅304上形成有覆盖其的绝缘层（未图示），及暴露出浮栅304表面的的通孔（未图示），所述通孔内填充有金属，作为导电插塞，通过所述导电插塞将导体308与浮栅304进行电连接。
进一步地，所述检测结构30还包括与控制栅303进行连接的放电二极管（未图示），用于对所述控制栅303进行屏蔽，使得所述控制栅303不受等离子体环境的影响。
按照功能划分，所述等离子体损伤检测结构30包括两个单元：由控制栅303、第一离子掺杂区306及第三离子掺杂区305所形成的控制栅晶体管，所述第三离子掺杂区305作为其的漏区；及由浮栅304、第三离子掺杂区305、及第二离子掺杂区306所形成的浮栅晶体管，所述第三离子掺杂区305作为其的源区。
本发明还提供一种所述等离子体损伤检测结构30的检测方法：
将所述检测结构放置于等离子体环境中，等离子体环境中的电荷通过导体对所述浮栅进行充电;
将所述检测结构取出,并将工作电压分别对应施加至第一离子掺杂区、第二离子掺杂区、控制栅和衬底，第三离子掺杂区不施加电压；
测量所述检测结构的栅极漏电流或开启电压，进而反映等离子体环境对检测结构的损伤程度。
其中，所述控制栅上的工作电压不小于所述第一离子掺杂区与第三离子掺杂区间的沟道开启电压。
参考图4，本实施例中，所述等离子体环境中，正电荷数目大于负电荷数目，所述浮栅304最终收集的电荷为正电荷。具体的检测方法：将所述检测结构30放置于等离子体环境中；然后再将所述检测结构30取出,并将工作电压Vg、Vd、Vs、和Vb分别对应施加至控制栅303、第二离子掺杂区306、第一离子掺杂区306和衬底301；
其中，所述控制栅303施加的电压大于所述控制栅晶体管的开启电压，进而开启第一离子掺杂区306与第三离子掺杂区305之间的沟道，形成了沟道电流。所述第三离子掺杂区305中，靠近控制栅303的一侧为正电荷，靠近浮栅304的一侧因为电场耦合效应而具有负电荷。
因为第三离子掺杂区305靠近浮栅304的一侧具有负电荷，增强了第三离子掺杂区305对浮栅304上正电荷的电场力，能够形成明显的栅极漏电流或开启电压的变化，增加了检测结构的敏感性，能够检测出潜在损伤。
作为另一个实施例，所述等离子体环境中，负电荷数目大于正电荷数目，所述浮栅最终收集的电荷为负电荷，则等离子体损伤检测结构则为p沟型晶体管，对应地，第三离子掺杂区中，靠近控制栅的一侧为负电荷，靠近浮栅一侧因为电场耦合效应而具有正电荷，所述正电荷增强第三离子掺杂区对浮栅上负电荷的电场力，能够形成明显的栅极漏电流或第三离子掺杂区与第二离子掺杂区之间的漏电流变化，增加了检测结构的敏感性，能够检测出潜在损伤。
测量位于所述浮栅304下的栅极氧化层302的漏电流或所述第二离子掺杂区307与第三离子掺杂区305之间的开启电压，反映等离子体环境对检测结构30的损伤程度。
具体地，测量所述浮栅304与第三离子掺杂区305之间的电流值，即为通过栅极氧化层302的漏电流，或者测量通过第三离子掺杂区305与第二离子掺杂区307之间的漏电流值，所述漏电流值越大，则所述检测结构受等离子体损伤越严重。
本发明还提供了所述等离子体损伤检测结构的形成方法，如图5所示，包括：
执行步骤S101，提供半导体衬底；
执行步骤S102，在所述半导体衬底上形成栅极氧化层；
执行步骤S103，在所述栅极氧化层上形成多晶硅层并刻蚀所述多晶硅层，形成分立的控制栅和浮栅；
执行步骤S104，以所述控制栅和浮栅为掩膜，对所述半导体衬底进行离子掺杂，在所述控制栅与浮栅之间衬底内形成第三离子掺杂区、在所述控制栅的另一侧的衬底内形成第一离子掺杂区、在所述浮栅的另一侧的衬底内形成第二离子掺杂区；
执行步骤S105，在浮栅上形成与之连接的导体。
以上步骤顺序提供了依照本发明实施例的一种方法。本方法使用了步骤的结合，其他的替代例如增加步骤，移除一个或多个步骤，或者以不同顺序排列的一个或多个步骤不会背离权利要求所限定的范围。在本说明书下文中可以发现本方法和结构更详细和具体的描述。
首先，提供如图6所示的半导体衬底401，可以对所述半导体衬底401进行离子注入，用于开启电压的调节。
然后，如图7所示，在所述半导体衬底401上形成栅极氧化层402，形成过程为：
1 蒸汽原位生成（situ stream-generated，SSG）或者是快速热处理（RTO），形成基础氧化层，所述形成的温度范围为700～900℃，所述基础氧化物的厚度为0.1～3nm；
2 在氮气环境中进行去耦等离子体氮处理（decoupled plasma nitridation，DPN）。
3 进行后退火处理，形成栅极氧化层。
然后，如图8所示，在所述栅极氧化层402上形成一层未掺杂离子多晶硅403，选择地刻蚀所述多晶硅层403，以形成如图9所示的分立的控制栅404和浮栅405。所述过程包括：在多晶硅403表面上沉积一层硬掩膜层(附图未标示)，并将所述硬掩膜层进行图案化，定义出控制栅图形和浮栅图形，所述硬掩膜层为介质层，例如二氧化硅、氮化硅；然后，以硬掩膜层为掩膜对所述多晶硅403进行刻蚀，形成控制栅404和浮栅405。本实施例中，采用的刻蚀方法为传统的反应离子刻蚀（reactive ion etching，RIE）方法；最后，移除所述硬掩膜层，对所述控制栅404的表面和浮栅405的表面进行离子掺杂，以增强其导电性能；
紧接着，以所述控制栅404和浮栅405为掩膜，对所述半导体衬底401进行离子掺杂，在所述控制栅404与浮栅405之间衬底内形成第三离子掺杂区406、在所述控制栅404的另一侧的衬底内形成第一离子掺杂区407、在所述浮栅405的另一侧的衬底内形成第二离子掺杂区408。作为一个实施例，所述第三离子掺杂区406为共用掺杂区，如果第一离子掺杂区407为控制栅的源区、所述第二离子掺杂区408为漏区。
所述半导体衬底的离子掺杂类型根据待检测的等离子体环境决定：所述等离子体环境中，正电荷数目大于负电荷数目时，所述离子掺杂为N型；所述等离子体环境中，负电荷数目大于正电荷数目时，所述离子掺杂为P型。
作为其他实施例，也可以将所述三个离子掺杂区的形成顺序进行相应的调整。
最后，在栅极氧化层402上形成覆盖浮栅405的绝缘层（未图示），刻蚀所述绝缘层，在绝缘层内形成暴露出浮栅405的表面的通孔；在所述通孔内填充满金属，形成导电插塞410；在所述绝缘层上形成导体409，并通过所述导电插塞410与浮栅405电连接。形成如图11所示的等离子体损伤检测结构40，所述导体409为梳状天线结构或交织角状天线结构，本实施例中仅示出了梳状天线结构。所述导体409的形成过程采用现有常用技术：如在绝缘层上形成金属层，并对所述金属层进行图案化刻蚀，形成梳状天线的形状，即为所述导体409。
虽然本发明已以较佳实施方式披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定范围。

Claims (17)

1.一种等离子体损伤检测结构，包括：
半导体衬底；
位于所述半导体衬底上的栅极氧化层；
位于所述栅极氧化层上的分立的控制栅和浮栅；
位于所述控制栅与浮栅之间衬底内作为共用掺杂区的第三离子掺杂区；
位于所述控制栅的另一侧的衬底内的第一离子掺杂区；
位于所述浮栅的另一侧的衬底内的第二离子掺杂区；
所述第一离子掺杂区、第二离子掺杂区、第三离子掺杂区的掺杂离子类型相同，且所述控制栅、第一离子掺杂区及第二离子掺杂区形成控制栅晶体管，所述浮栅、第三离子掺杂区及第二离子掺杂区形成浮栅晶体管；
与所述浮栅进行电连接的导体。
2.如权利要求1所述检测结构，还包括位于栅极氧化层上的绝缘层，所述绝缘层覆盖浮栅，所述绝缘层内形成有位于浮栅上的导电插塞，通过所述导电插塞将导体与浮栅进行电连接。
3.如权利要求1所述检测结构，其特征在于，所述导体为梳状天线结构或交织角状天线结构。
4.如权利要求1所述检测结构，还包括与控制栅进行连接的放电二极管。
5.如权利要求1所述检测结构，其特征在于，所述三个离子掺杂区的离子掺杂类型根据待检测的等离子体环境决定：所述等离子体环境中，正电荷数目大于负电荷数目时，所述离子掺杂均为N型；所述等离子体环境中，负电荷数目大于正电荷数目时，所述离子掺杂均为P型。
6.一种如权利要求1至5所述等离子体损伤检测结构的检测方法，包括：
将所述检测结构放置于等离子体环境中，等离子体环境中的电荷通过导体对所述浮栅进行充电;
将所述检测结构取出,并将工作电压分别对应施加至第一离子掺杂区、第二离子掺杂区、控制栅和衬底，第三离子掺杂区不施加电压；
测量位于所述浮栅下的栅极氧化层的漏电流或所述第二离子掺杂区与第三离子掺杂区之间的开启电压，反映等离子体环境对检测结构的损伤程度。
7.如权利要求6所述检测方法，其特征在于，所述控制栅上的工作电压不小于所述第一离子掺杂区与第三离子掺杂区间的沟道开启电压。
8.如权利要求6所述检测方法，其特征在于，所述等离子体环境中，正电荷数目大于负电荷数目。
9.如权利要求8所述检测方法，其特征在于，所述第一离子掺杂区、第二离子掺杂区与第三离子掺杂区均为N型掺杂。
10.如权利要求6所述检测方法，其特征在于，所述等离子体环境中，负电荷数目大于正电荷数目。
11.如权利要求10所述检测方法，其特征在于，所述第一离子掺杂区、第二离子掺杂区与第三离子掺杂区均为P型掺杂。
12.一种如权利要求1至5所述等离子体损伤检测结构的形成方法，包括：
提供半导体衬底；
在所述半导体衬底上形成栅极氧化层；
在所述栅极氧化层上形成多晶硅层并刻蚀所述多晶硅层，形成分立的控制栅和浮栅；
以所述控制栅和浮栅为掩膜，对所述半导体衬底进行离子掺杂，在所述控制栅与浮栅之间衬底内形成第三离子掺杂区、在所述控制栅的另一侧的衬底内形成第一离子掺杂区、在所述浮栅的另一侧的衬底内形成第二离子掺杂区；
在浮栅上形成与之连接的导体。
13.如权利要求12所述形成方法，其特征在于，所述控制栅和浮栅的形成过程为：首先在所述栅极氧化层上形成未掺杂离子的多晶硅层；图案化所述多晶硅层，分别形成两个分立的控制栅和浮栅；最后对控制栅和浮栅进行离子掺杂，以增强其导电性能。
14.如权利要求12所述形成方法，其特征在于，所述导体为梳状天线结构或交织角状天线结构。
15.如权利要求12所述形成方法，其特征在于，所述半导体衬底的离子掺杂类型根据待检测的等离子体环境决定：所述等离子体环境中，正电荷数目大于负电荷数目时，所述离子掺杂为N型；所述等离子体环境中，负电荷数目大于正电荷数目时，所述离子掺杂为P型。
16.如权利要求12所述形成方法，还包括，对所述半导体衬底进行离子掺杂后，在所述检测结构上形成一绝缘层，覆盖所述浮栅；刻蚀所述绝缘层至露出浮栅表面，在所述浮栅上形成通孔；在所述通孔内填充金属，形成导电插塞；在所述绝缘层上形成导体，并通过所述导电插塞与浮栅电连接。
17.如权利要求16所述形成方法，其特征在于，将所述控制栅连接至放电二极管。
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