CN102194510A - 半导体存储设备的数据输出电路 - Google Patents

半导体存储设备的数据输出电路 Download PDF

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Abstract

半导体存储设备的数据输出电路，包括：管道锁存单元，配置为储存输入的并行数据，并且响应于多个对齐控制信号而对储存的数据进行对齐以输出串行输出数据；以及对齐控制信号发生单元，配置为响应于突发类型信息和种子地址组，产生所述多个对齐控制信号，其中，所述对齐控制信号发生单元产生所述对齐控制信号，以在交换模式中对数据进行交换，在该交换模式中，突发类型为某种类型并且种子地址组的位具有某种值。

Description

半导体存储设备的数据输出电路
相关申请的交叉引用
本申请要求于2010年3月8日提交的韩国专利申请号为10-2010-0020437的优先权，其全部内容通过引用合并进来。
技术领域
本发明的示例性实施例涉及半导体存储设备，具体而言涉及半导体存储设备的数据输出电路。
背景技术
总的来说，同步于基于外部时钟信号而产生的内部时钟信号，操作同步半导体存储设备的数据输入/输出。这样的同步半导体存储设备可以是SDR(单数据速率)SDRAM(同步动态随机存取存储器)，该SDR SDRAM同步于内部时钟信号的上升沿而输出数据。替代地，所述同步半导体存储设备可以是DDR(双数据速率)SDRAM、DDR2 SDRAM、或DDR3 SDRAM，同步于内部时钟信号的上升沿和下降沿而输出数据。
DDR3 SDRAM一般使用8位的预取方案。所述8位的预取方案是这样的一种方法，即一旦在半导体存储设备的内部产生读命令的情况下，在两个时钟周期期间，从存储单元阵列并行输出8位的数据，然后经由一个数据输入/输出引脚向外部设备串行输出8位的数据。
已知的同步半导体存储设备的数据输出电路可以包括对齐控制信号发生单元和管道锁存单元。
对齐控制信号发生单元响应于在读操作过程中被施加了读命令的列地址，可以产生偶对齐控制信号SOSEB1_R和SOSEB2_R，以及奇对齐控制信号SOSEB1_F和SOSEB2_F。管道锁存单元可以储存从存储体输入的8位的并行数据GIO<0:7>，并且随后响应于偶对齐控制信号SOSEB1_R和SOSEB2_R，以及奇对齐控制信号SOSEB1_F和SOSEB2_F，对存储的数据进行对齐，从而将对齐的数据串行输出。
作为参考，通过将偶对齐控制信号SOSEB1_R和SOSEB2_R，或者偶对齐控制信号SOSEB1_R和SOSEB2_R的反相信号延迟内部时钟信号的半个时钟，可以产生奇对齐控制信号SOSEB1_F和SOSEB2_F。
进一步地，管道锁存单元可以包括偶数据对齐单元和奇数据对齐单元，以确定读突发顺序。偶数据对齐单元响应于偶对齐控制信号SOSEB1_R和SOSEB2_R，可以对并行数据进行对齐，输出第一对齐输出数据，奇数据对齐单元响应于奇对齐控制信号SOSEB1_F和SOSEB2_F，可以对并行数据进行对齐，输出第二对齐输出数据。
图1示出了已知的同步半导体存储设备的数据输出电路中的偶数据对齐单元的电路图。
作为参考，由于除了输入信号外，奇数据对齐单元的电路配置与偶数据对齐单元的电路配置大体上相同，因此为了简洁将省略其具体说明。
偶数据对齐单元10包括第一级多路复用器12和第二级多路复用器14，以执行二步的多路复用操作。第一级多路复用器12响应于第一偶对齐控制信号SOSEB1_R，选择偶数据DO01R和偶数据DO23R中的一个以及偶数据DO45R和偶数据DO67R中的一个。第二级多路复用器14响应于第二偶对齐控制信号SOSEB2_R，选择第一级多路复用器12的输出中的一个输出，以输出第一对齐输出数据ARDO。
如上所述，已知的管道锁存单元响应于偶对齐控制信号SOSEB1_R和SOSEB2_R或者奇对齐控制信号SOSEB1_F和SOSEB2_F，通过顺序地控制第一级多路复用器12和第二级多路复用器14，可以执行二步的多路复用操作。因此，所述已知的管道锁存单元可以确定输出数据的读突发顺序。然而，由于上面的二步的多路复用操作，增加了异步通道的可能性，而这影响了列地址存取时间(“tAA”)，该列地址存取时间代表将由读命令输出的数据的速率。并且，因为偶数据对齐单元和奇数据对齐单元中的每一个都包括二级多路复用器，会产生由于增加的异步通道的可能性而导致的偏移。
发明内容
本发明的示例性实施例涉及半导体存储设备的数据输出电路，其通过实现用于确定读突发顺序的具有一级多路复用器的数据对齐单元，能够减少/最小化异步通道的可能性和偏移。因此，通过提高tAA而防止同步存储设备发生故障。
进一步地，本发明的其它示例实施例涉及半导体存储设备的数据输出电路，其通过简化数据对齐单元的结构并且减少/最小化数据对齐单元的门的级数，可以提高数据传输速率。
本发明的另外的示例实施例涉及半导体存储设备的数据输出电路，其通过实现具有多个触发器的对齐信号发生单元，能够提高tCK裕度。
根据本发明的实施例，半导体的数据输出电路包括：管道锁存单元，配置为储存输入的并行数据，并且响应于多个对齐控制信号，对储存的数据进行对齐来输出串行输出数据；以及对齐控制信号发生单元，配置为响应于突发类型信息和种子地址组，产生多个对齐控制信号，其中，所述对齐控制信号发生单元产生对齐控制信号，以在交换模式中对数据进行交换，该交换模式是突发类型为某种类型并且种子地址组的位具有某种值的情况。
管道锁存单元可以包括多路复用单元，该多路复用单元包含多个单元多路复用器，该多个单元多路复用器的数量与对齐控制信号的数量一致。
单元多路复用器可以并联耦合以形成一级多路复用单元。
根据本发明的另一个实施例，半导体存储设备的数据输出电路包括：管道锁存单元，配置为储存输入的并行数据，并且响应于多个偶对齐控制信号而对储存的数据的偶数据进行对齐以输出第一输出数据，以及响应于多个奇对齐控制信号而对储存的数据的奇数据进行对齐以输出第二输出数据；和对齐控制信号发生单元，配置为响应于突发类型信息和种子地址组，产生多个偶对齐控制信号和奇对齐控制信号，其中，在正常模式中，对齐控制信号发生单元输出偶对齐控制信号作为奇对齐控制信号，以及在交换模式中，通过对偶对齐控制信号进行交换而输出奇对齐控制信号。
根据本发明的再一个实施例，半导体存储设备的数据输出电路包括：管道锁存输出控制单元，配置为响应于读列存取选通(CAS)信号，产生管道锁存输出控制信号，该列存取选通(CAS)信号由读命令设置；对齐控制信号发生单元，配置为响应于突发类型信息和种子地址组，产生用于在检测的交换模式中对数据进行交换的多个对齐控制信号；管道锁存单元，配置为储存输入的并行数据，并且响应于多个对齐控制信号而对储存的数据进行对齐以输出串行输出数据；和数据驱动单元，配置为同步于时钟信号输出管道锁存单元的串行输出数据。
附图说明
图1示出了已知的同步半导体存储设备的数据输出电路中的偶数据对齐单元的电路图。
图2示出了根据本发明的实施例的同步半导体存储设备的数据输出电路的方框图。
图3示出了图2所示的管道锁存单元的方框图。
图4A和4B示出了图3所示的偶数据对齐单元和奇数据对齐单元的电路图。
图5A和5B是示出了图4A和4B所示的响应于种子地址产生的对齐控制信号的图表。
图6示出了根据本发明的实施例的对齐控制信号发生单元的方框图。
图7示出了图6所示的对齐控制信号输出单元和交换单元的电路图。
图8示出了图6所示的交换控制单元的电路图。
图9是示出了图6所示的对齐控制信号发生单元的操作的波形图。
图10是示出了根据本发明的实施例的来自半导体存储设备的输出数据的突发顺序的波形图。
具体实施方式
参考附图，以下详细描述本发明的示例性的实施例。然而，本发明可以以不同的形式来实施，并且不应该被解释为局限于此处描述的实施例。而是，提供这些实施例，使得本公开是深入的和完整的，并且将本发明的范围完全地传达给本领域的技术人员。在本发明的各个附图和实施例中，相同的附图标记表示相同的元件。
图2示出了根据本发明的实施例的同步半导体存储设备的数据输出电路的方框图。
如图所示，根据示例性实施例的同步半导体存储设备的数据输出电路包括管道锁存输出控制单元100，对齐控制信号发生单元200，管道锁存单元300和数据驱动单元400。
管道锁存输出控制单元100配置为响应于由读命令设置的读列存取选通信号CASP6_RD，产生第一管道锁存输出控制信号FPOUT和第二管道锁存输出控制信号RPOUT。
对齐控制信号发生单元200配置为响应于突发类型选择信号SEQBINT、CAS潜伏时间信号LATENCY2和DLL上升时钟信号RCLK_DLL，接收种子地址组A<0:2>以产生选择信号SOSEB0、偶对齐控制信号组ORDER_R<0:3>和奇对齐控制信号组ORDER_F<0:3>。
这里，种子地址组A<0:2>可以由在读操作中施加了读命令的列地址的三个最低有效位组成。对齐控制信号发生单元200对第一种子地址A<0>解码以产生选择信号SOSEB0，以及对第二种子地址和第三种子地址A<1:2>解码以产生偶对齐控制信号组ORDER_R<0:3>和奇对齐控制信号组ORDER_F<0:3>。这里，例如，A<0:2>包括与最低有效位对应的A<0>，与中间有效位对应的A<1>以及与最高有效位对应的A<2>。因此，例如在A<0:2>是“011”的情况下，A<0>是最低有效位“1”，A<1>是中间有效位“1”，以及A<2>是最高有效位“0”。
管道锁存单元300配置为响应于管道锁存输入控制信号PIN以及存储体信息信号BANK_EV和BANK_OD，储存相应存储体的(N+1)位的并行数据GIO<0:N>(这里“N”是正整数)；配置为响应于选择信号SOSEB0以及偶对齐控制信号组ORDER_R<0:3>和奇对齐控制信号组ORDER_F<0:3>，对储存的数据进行对齐；并且配置为响应于第一管道锁存输出控制信号FPOUT和第二管道锁存输出控制信号RPOUT，将第一管道输出数据RDO和第二管道输出数据FDO串行输出。这里，例如“N”是7，因此，管道锁存单元300配置为储存相应存储体的8位的并行数据GIO<0:7>。
数据驱动单元400配置为同步于输出时钟信号RCLK_DO和FCLK_DO中相应的一个信号，输出第一管道输出数据RDO和第二管道输出数据FDO作为输出数据DQ。
图3示出了图2所示的管道锁存单元300的方框图。
如图所示，管道锁存单元300包括输入驱动单元320、数据锁存单元340、数据选择单元350、数据对齐单元360和输出驱动单元380。
输入驱动单元320配置为包括多个多路复用器，以响应于存储体信息信号BANK_EV和BANK_OD来选择相应存储体的8位的并行数据GIO<0:7>，输出多路复用输出数据MX01R至MX67R，和MX01F至MX67F。
数据锁存单元340配置为响应于管道锁存输入控制信号PIN，锁存多路复用输出数据MX01R至MX67R，和MX01F至MX67F。
数据选择单元350配置为响应于选择信号SOSEB0，选择性地输出锁存的数据作为锁存输出数据DO01R至DO67R和DO01F至DO67F。
数据对齐单元360配置为确定读突发顺序。数据对齐单元360响应于偶对齐控制信号组ORDER_R<0:3>和奇对齐控制信号组ORDER_F<0:3>，对锁存输出数据DO01R至DO67R和DO01F至DO67F进行对齐，输出第一对齐输出数据ARDO和第二对齐输出数据AFDO。
更具体地，数据对齐单元360包括偶数据对齐单元360A和奇数据对齐单元360B。偶数据对齐单元360A响应于偶对齐控制信号组ORDER_R<0:3>，对锁存输出数据DO01R至DO67R进行对齐，输出第一对齐输出数据ARDO。奇数据对齐单元360B响应于奇对齐控制信号组ORDER_F<0:3>，对锁存输出数据DO01F至DO67F进行对齐，输出第二对齐输出数据AFDO。
输出驱动单元380配置为响应于第一管道锁存输出控制信号FPOUT和第二管道锁存输出控制信号RPOUT，输出第一对齐输出数据ARDO和第二对齐输出数据AFDO作为第一管道输出数据RDO和第二管道输出数据FDO。
图4A示出了图3所示的偶数据对齐单元360A的电路图。
参见图4A，偶数据对齐单元360A包括一级多路复用单元362A和锁存单元364A。所述一级多路复用单元362A响应于偶对齐控制信号组ORDER_R<0:3>，选择锁存输出数据DO01R至DO67R中的一个，以输出第一对齐输出数据ARDO。
一级多路复用单元362A包括对应于偶对齐控制信号组ORDER_R<0:3>的信号数量的多个单元多路复用器。每一个单元多路复用器响应于偶对齐控制信号组ORDER_R<0:3>的相应的信号，将锁存输出数据DO01R至DO67R中的相应的一个数据输出作为第一对齐输出数据ARDO。例如，当偶对齐控制信号组ORDER_R<0:3>的信号数量是4时，一级多路复用单元362A包括4个单元多路复用器。在优选的实施例中，所述单元多路复用器并联耦合，以执行一级多路复用操作。
更具体地，一级多路复用单元362A可以包括多个三态反相器，该多个三态反相器配置为响应于偶对齐控制信号组ORDER_R<0:3>，选择锁存输出数据DO01R至DO67R中的一个数据，以输出第一对齐输出数据ARDO。
同时，锁存单元364A包括反相锁存器，该反相锁存器配置为锁存一级多路复用单元362A的输出。
图4B示出了图3所示的奇数据对齐单元360B的电路图。
参见图4B，奇数据对齐单元360B包括一级多路复用单元362B和锁存单元364B。所述一级多路复用单元362B响应于奇对齐控制信号组ORDER_F<0:3>，选择锁存输出数据DO01F至DO67F中的一个数据，以输出第二对齐输出数据AFDO。
一级多路复用单元362B包括对应于奇对齐控制信号组ORDER_F<0:3>的信号数量的多个单元多路复用器。每一个单元多路复用器响应于奇对齐控制信号组ORDER_F<0:3>的相应信号，将锁存输出数据DO01F至DO67F中的相应一个数据输出作为第二对齐输出数据AFDO。例如，当奇对齐控制信号组ORDER_F<0:3>的信号数量是4时，一级多路复用单元362B包括4个单元多路复用器。在优选的实施例中，所述单元多路复用器并联耦合，以执行一级多路复用操作。
更具体地，一级多路复用单元362B可以包括多个三态反相器，该多个三态反相器配置为响应于奇对齐控制信号组ORDER_F<0:3>来选择锁存输出数据DO01F至DO67F中的一个数据，以输出第二对齐输出数据AFDO。
同时，锁存单元364B包括反相锁存器，该反相锁存器配置为锁存一级多路复用单元362B的输出。
如上所述，已知的数据输出电路响应于对齐控制信号SOSEB1_R、SOSEB2_R、SOSEB1_F、和SOSEB2_F，执行二步的多路复用操作。与此相反，本实施例的数据输出电路响应于对齐控制信号组ORDER_R<0:3>和对齐控制信号组ORDER_F<0:3>，执行一步的多路复用操作。因此，可以最小化/减少异步通道的可能性和其导致的偏移。
在下文中，为了执行一步的多路复用操作，描述一种通过对种子地址组A<0:2>解码来产生对齐控制信号组ORDER_R<0:3>和对齐控制信号组ORDER_F<0:3>的方法。
同步存储设备响应于读命令，将储存在单元阵列块中的数据锁存至管道锁存器，然后在列存取选通潜伏时间CL之后，输出锁存在管道锁存器中的数据。因此，当连续地输入指令时，可以在没有数据冲突的情况下输出数据。
当响应于单个读命令而输出具有多个位的数据时，通过设定模式寄存器设置(MRS)的突发长度确定输出数据的位数。进一步地，通过设定MRS的突发类型确定输出数据的序列，该突发种类分为顺序型和交错型。所述顺序型和交错型具有不同的数据输出顺序。
参见表1，在读操作期间，同步存储器设备根据种子地址和突发类型即顺序型和交错型确定输出数据的序列。表1说明了对于顺序型和交错型，基于种子地址的输出数据的序列。
表1
Figure GSA00000067134000081
表2以与表1不同的方式示出了输出数据的序列。表2代表了根据偶时刻(上升时刻)和奇时刻(下降时刻)划分的输出数据的序列。
表2
Figure GSA00000067134000091
参见表2，在偶时刻(上升时刻)的情况下，第二种子地址和第三种子地址A<1:2>根据第一种子地址A<0>和突发类型(即，顺序型和交错型)，确定输出数据的突发顺序。在奇时刻(下降时刻)的情况下，当突发类型是交错型时，输出数据的突发顺序与偶时刻(上升时刻)的突发顺序相同，而当突发类型是顺序型时，输出数据的突发顺序与偶时刻(上升时刻)的突发顺序不同。更具体地说，在顺序型的情况下，当第一种子地址A<0>设置为逻辑高电平时，交换两个相邻的输出数据的突发顺序。具体地，当第一种子地址A<0>具有逻辑高电平时，交换第一输出数据和第二输出数据的突发顺序，以及交换第三输出数据和第四输出数据。
图5A和图5B是示出了响应于种子地址而产生的偶对齐控制信号组ORDER_R<0:3>和奇对齐控制信号组ORDER_F<0:3>的图表。
图5A说明了根据基于表2的种子地址情形S0至S3，在相应的输出时刻T0至T3被输出的输出数据P0至P3。图5B说明了根据种子地址情形S0至S3，在相应的输出时刻T0至T3产生的偶对齐控制信号组ORDER_R<0:3>。这里，种子地址情形S0至S3的每一个情形代表了种子地址A<1:2>分别是“00”、“01”、“10”和“11”。下文中，当突发类型设置为顺序型并且在奇时刻(下降时刻)第一种子地址A<0>具有逻辑高电平的情况下称为“交换模式”。
参见图5A，在正常模式(即，除交换模式以外的模式)中，根据种子地址情形S0至S3，将输出数据的突发顺序设置为某个序列(例如，预先确定的序列)。在交换模式，交换输出数据的突发顺序，使得该突发顺序与对应的序列不同。具体地，在交换模式中，突发顺序与对应于种子地址情形S0至S3的序列不同，使得选择性地交换第一输出数据P0和第二输出数据P1，以及选择性地交换第三输出数据P2和第四输出数据P3。因此，在优选的实施例中，在普通模式中，产生奇对齐控制信号组ORDER_F<0:3>，其具有与偶对齐控制信号组ORDER_R<0:3>的数据相同的数据，而在交换模式中，通过交换偶对齐控制信号组ORDER_R<0:3>的相邻数据，产生奇对齐控制信号组ORDER_F<0:3>。
在正常模式中，如图5B所示产生偶对齐控制信号组ORDER_R<0:3>，并且也产生奇对齐控制信号组ORDER_F<0:3>，其具有与偶对齐控制信号组ORDER_R<0:3>的数据相同的数据。例如，在种子地址情形S1中，在输出时刻T0输出第二输出数据P1，在输出时刻T1输出第一输出数据P0，在输出时刻T2输出第四输出数据P3，在输出时刻T3输出第三输出数据P2。因此，偶对齐控制信号组ORDER_R<0:3>按照下面的序列从最早的一个开始被激活：ORDER_R<1>、ORDER_R<0>、ORDER_R<3>、ORDER_R<2>。同时，奇对齐控制信号组ORDER_F<0:3>也按照下面的序列从最早的一个开始被激活：ORDER_R<1>、ORDER_R<0>、ORDER_R<3>、ORDER_R<2>。
在交换模式中，如图5B所示产生偶对齐控制信号组ORDER_R<0:3>，并且通过交换偶对齐控制信号组ORDER_R<0:3>的相邻的数据来产生奇对齐控制信号组ORDER_F<0:3>。例如，在种子地址情形S1中，偶对齐控制信号组ORDER_R<0:3>按照下面的序列从最早的一个开始被激活：ORDER_R<1>、ORDER_R<0>、ORDER_R<3>、ORDER_R<2>。同时，交换第一偶对齐控制信号ORDER_R<0>和第二偶对齐控制信号ORDER_R<1>以输出第一奇对齐控制信号ORDER_F<0>和第二奇对齐控制信号ORDER_F<1>，并且交换第三偶对齐控制信号ORDER_R<2>和第四偶对齐控制信号ORDER_R<3>以输出第三奇对齐控制信号ORDER_F<2>和第四奇对齐控制信号ORDER_F<3>。因此，在种子地址情形S1中，奇对齐控制信号组ORDER_F<0:3>按照下面的序列从最早的一个开始被激活：ORDER_R<0>、ORDER_R<1>、ORDER_R<2>、ORDER_R<3>。
下文中，具体描述用于产生对齐控制信号组ORDER_R<0:3>和对齐控制信号组ORDER_F<0:3>的对齐控制信号发生单元200。
图6示出了根据本发明的实施例的对齐控制信号发生单元200的方框图。
如图所示，根据实施例的对齐控制信号发生单元200包括初始化单元210、地址解码单元220、对齐控制信号输出单元230、交换单元240和交换控制单元250。
初始化单元210配置为产生用于在初始时刻将对齐控制信号输出单元230复位的初始化信号SET_INIT。响应于CAS潜伏时间信号LATENCY2和DLL上升时钟信号RCLK_DLL，确定所述初始的时刻，该CAS潜伏时间信号LATENCY2在相对于CAS潜伏时间CL的某个时间被激活。当所述CAS潜伏时间CL的某个时间被设置为CL减2(CL-2)的时刻，初始化信号SET_INIT在CL减1(CL-1)的时刻被激活。
地址解码单元220配置为通过对时钟域地址ESOSEB<1:2>解码，产生多个初始值设置信号INIT_S0至INIT_S3，该时钟域地址ESOSEB<1:2>是通过将种子地址A<1:2>与DLL时钟域同步而产生。
对齐控制信号输出单元230被配置为响应于初始化信号SET_INIT而被初始化，以及基于初始值设置信号INIT_S0至INIT_S3而设置初始值。对齐控制信号输出单元230还配置为每当DLL上升时钟信号RCLK_DLL跳变时，顺序地输出设置的值作为偶对齐控制信号组ORDER_R<0:3>。
交换控制单元250配置为接收突发类型选择信号SEQBINT、时钟域地址ESOSEB<0>、初始化信号SET_INIT和DLL上升时钟信号RCLK_DLL，产生用于控制交换单元240的交换操作的第一交换控制信号RCLK_DLL0和第二交换控制信号RCLK_DLL1。这里，时钟域地址ESOSEB<0>是通过将第一种子地址A<0>与时钟域同步而产生。
交换单元240配置为接收偶对齐控制信号组ORDER_R<0:3>，并且配置为响应于第一交换控制信号RCLK_DLL0和第二交换控制信号RCLK_DLL1，通过选择性地对偶对齐控制信号组ORDER_R<0:3>执行交换操作来输出奇对齐控制信号组ORDER_F<0:3>。
图7示出了图6所示的对齐控制信号输出单元230和交换单元240的电路图。
如图7所示，对齐控制信号输出单元230包括第一信号发生器232至第四信号发生器238。
第一信号发生器232配置为包括多个D触发器，该多个D触发器设置为初始值设置信号INIT_S0至INIT_S3。在第一信号发生器232内的D触发器按照下面的序列从最早的一个开始设置为初始值设置信号：INIT_S0、INIT_S1、INIT_S2和INIT_S3。包含在第一信号发生器232内的D触发器响应于初始化信号SET_INIT而被初始化，并且与DLL上升时钟信号RCLK_DLL同步而顺序地输出设置的值作为第一偶对齐控制信号ORDER_R<0>。
第二信号发生器234配置为包括多个D触发器，该多个D触发器设置为初始值设置信号INIT_S0至INIT_S3。在第二信号发生器234内的D触发器按照下面的序列从最早的一个开始设置为初始值设置信号：INIT_S1、INIT_S0、INIT_S3和INIT_S2。包含在第二信号发生器234内的D触发器响应于初始化信号SET_INIT而被初始化，并且与DLL上升时钟信号RCLK_DLL同步而顺序地输出设置的值作为第二偶对齐控制信号ORDER_R<1>。
第三信号发生器236配置为包括多个D触发器，该多个D触发器设置为初始值设置信号INIT_S0至INIT_S3。在第三信号发生器236内的D触发器按照下面的序列从最早的一个开始设置为初始值设置信号：INIT_S2、INIT_S3、INIT_S0和INIT_S1。包含在第三信号发生器236内的D触发器响应于初始化信号SET_INIT而被初始化，并且与DLL上升时钟信号RCLK_DLL同步而顺序地输出设置的值作为第三偶对齐控制信号ORDER_R<2>。
第四信号发生器238配置为包括多个D触发器，该多个D触发器设置为初始值设置信号INIT_S0至INIT_S3。在第四信号发生器238内的D触发器按照下面的序列从最早的一个开始设置为初始值设置信号：INIT_S3、INIT_S2、INIT_S1和INIT_S0。包含在第四信号发生器238内的D触发器响应于初始化信号SET_INIT而被初始化，并且与DLL上升时钟信号RCLK_DLL同步而顺序地输出设置的值作为第四偶对齐控制信号ORDER_R<3>。
交换单元240配置为接收来自第一信号发生器232至第四信号发生器238的偶对齐控制信号组ORDER_R<0:3>，并且配置为响应于第一交换控制信号RCLK_DLL0和第二交换控制信号RCLK_DLL1，通过选择性地执行交换操作，输出奇对齐控制信号组ORDER_F<0:3>。
在正常模式中，交换单元240响应于激活的第一交换控制信号RCLK_DLL0，输出偶对齐控制信号组ORDER_R<0:3>作为奇对齐控制信号组ORDER_F<0:3>。在交换模式中，响应于激活的第二交换控制信号RCLK_DLL1，交换单元240将第一偶对齐控制信号ORDER_R<0>和第二偶对齐控制信号ORDER_R<1>进行交换，输出第一奇对齐控制信号ORDER_F<0>和第二奇对齐控制信号ORDER_F<1>，并且将第三偶对齐控制信号ORDER_R<2>和第四偶对齐控制信号ORDER_R<3>进行交换，输出第三奇对齐控制信号ORDER_F<2>和第四奇对齐控制信号ORDER_F<3>。
可以由多个多路复用器实现交换单元240。例如，交换单元240可以包括多个多路复用器，这里多路复用器的数量与奇对齐控制信号的数量一致。进一步地，例如，如图7所示，每一个多路复用器可以接收偶对齐控制信号ORDER_R<0:3>中的两个信号，并且输出奇对齐控制信号ORDER_F<0:3>中的一个信号。
图8示出了图6所示的交换控制单元250的电路图。
在优选的实施例中，当突发类型设置为顺序型，并且在奇时刻(下降时刻)第一种子地址A<0>具有逻辑高电平时，对齐控制信号发生单元处于交换模式。为了检测交换模式，优选实施例的交换控制单元250配置为接收当突发类型设置为顺序型时具有逻辑低电平的突发类型选择信号SEQBINT、包含有关于第一种子地址A<0>的信息的时钟域地址ESOSEB<0>和DLL上升时钟信号RCLK_DLL，来感测奇时刻(下降时刻)。因此，交换控制单元250可以输出第一交换控制信号RCLK_DLL0和第二交换控制信号RCLK_DLL1，以根据是否检测到交换模式而选择性地执行交换操作。
参见图8，交换控制单元250响应于初始化信号SET_INIT，在CL减1(CL-1)时刻锁存时钟域地址ESOSEB<0>，在CL减0.5(CL-0.5)的时刻将锁存的地址与DLL上升时钟信号RCLK_DLL同步，并且对突发选择信号SEQBINT和经同步的锁存的地址执行逻辑操作，以在CL时刻激活第一交换控制信号RCLK_DLL0和第二交换控制信号RCLK_DLL1中的一个信号。如上所述，本实施例可以通过最小化在半个时钟周期期间经过的逻辑门的数量来提高tCK裕度。这里，所述tCK代表外部时钟信号的周期。
具体地，优选实施例的交换控制单元250包括第一传输门TG1、第一锁存器252、第二传输门TG2、第二锁存器254和逻辑操作单元256。
第一传输门TG1配置为响应于初始化信号SET_INIT，传送时钟域地址ESOSEB<0>，以及第一锁存器252配置为锁存第一传输门TG1的输出。第二传输门TG2配置为响应于DLL上升时钟信号，传送锁存的地址。第二锁存器254配置为锁存第二传输门TG2的输出，并且输出中间信号ESOSEBL<0>。逻辑操作单元256配置为基于DLL上升时钟信号RCLK_DLL，对中间信号ESOSEBL<0>和突发选择信号SEQBINT执行逻辑操作，以激活和输出第一交换控制信号RCLK_DLL0和第二交换控制信号RCLK_DLL1中的一个。
在交换模式中，通过将第一种子地址A<0>与时钟域同步而产生的时钟域地址ESOSEB<0>变为逻辑高电平。同时，当突发类型设置为顺序型时，突发选择信号SEQBINT变为逻辑低电平。因此，基于逻辑高电平的中间信号ESOSEBL<0>和逻辑低电平的突发选择信号SEQBINT，输出第一交换控制信号RCLK_DLL0为逻辑低电平，以及输出第二交换控制信号RCLK_DLL1具有与DLL上升时钟信号RCLK_DLL大体上相同的波形。
在正常模式中，时钟域地址ESOSEB<0>变为逻辑低电平，并且因此中间信号ESOSEBL<0>具有逻辑低电平。因此，基于逻辑低电平的中间信号ESOSEBL<0>，输出第二交换控制信号RCLK_DLL1为逻辑低电平，以及输出第一交换控制信号RCLK_DLL0具有与DLL上升时钟信号RCLK_DLL大体上相同的波形。
图9是示出了图6所示的对齐控制信号发生单元200的操作的波形图。
如图9所示，突发类型设置为顺序型，并且连续地执行两个读操作。假设在第一读操作期间种子地址组A<0:2>输入为“001”，以及第二读操作期间种子地址组A<0:2>输入为“110”。
在第一读操作期间，在CL减2(CL-2)时刻，输入时钟域地址ESOSEB<0:2>和CAS潜伏时间信号LATENCY2，该输入时钟域地址ESOSEB<0:2>是通过将种子地址组A<0:2>与时钟域同步而产生的。初始化单元210产生初始化信号SET_INIT，并且地址解码单元220通过对时钟域地址ESOSEB<1:2>解码，产生初始值设置信号INIT_S0至INIT_S3。因此，对齐控制信号输出单元230响应于初始化信号SET_INIT而被初始化，并且基于初始值设置信号INIT_S0至INIT_S3设置初始值。每当DLL上升时钟信号RCLK_DLL跳变时，对齐控制信号输出单元230顺序地输出设置的初始值作为偶对齐控制信号组ORDER_R<0:3>。
此后，在CL减0.5(CL-0.5)时刻，同步于初始化信号SET_INIT和DLL上升时钟信号RCLK_DLL，交换控制单元250将中间信号ESOSEBL<0>输出至逻辑高电平。因此，对于顺序型，通过组合逻辑高电平的时钟域地址ESOSEB<0>和逻辑低电平的突发选择信号SEQBINT，输出的第二交换控制信号RCLK_DLL1具有与DLL上升时钟信号RCLK_DLL大体上相同的波形。因此，交换单元240对第一偶对齐控制信号ORDER_R<0>和第二偶对齐控制信号ORDER_R<1>进行交换，输出第一奇对齐控制信号ORDER_F<0>和第二奇对齐控制信号ORDER_F<1>，并且对第三偶对齐控制信号ORDER_R<2>和第四偶对齐控制信号ORDER_R<3>进行交换，输出第三奇对齐控制信号ORDER_F<2>和第四奇对齐控制信号ORDER_F<3>。
在第二次读操作中，由于时钟域地址ESOSEB<0>具有逻辑低电平，交换单元240输出的奇对齐控制信号组ORDER_F<0:3>具有与偶对齐控制信号组ORDER_R<0:3>基本上相同的波形。
图10是示出了根据本发明的实施例的来自半导体存储设备的输出数据的突发顺序的波形图。
如图10所示，突发类型设置为顺序型，并且连续地执行两个读操作。假设在第一读操作期间种子地址组A<0:2>输入为“101”，以及第二读操作期间种子地址组A<0:2>输入为“110”。
下文中，结合图3的管道锁存单元300和图6的对齐控制信号发生单元200，具体描述来自半导体存储设备的输出数据的突发顺序。
在将8位的并行数据GIO<0:7>传送至管道锁存单元300之后，从数据选择单元350输出相应存储体的锁存输出数据DO01R至DO67R以及DO01F至DO67F。然后，数据对齐单元360响应于偶对齐控制信号组ORDER_R<0:3>和奇对齐控制信号组ORDER_F<0:3>，对锁存输出数据DO01R至DO67R以及DO01F至DO67F进行对齐，以输出第一对齐输出数据ARDO和第二对齐输出数据AFDO。
在第一读操作中，因为突发类型是顺序型，并且第一种子地址A<0>具有逻辑高电平，在交换模式中执行交换操作。因为第二交换控制信号RCLK_DLL1被激活，通过对偶对齐控制信号组ORDER_R<0:3>进行交换，输出奇对齐控制信号组ORDER_F<0:3>。即，对偶锁存输出数据DO01R至DO67R进行对齐，并且按照下面的序列从最早的一个开始输出：DO45R、DO67R、DO01R和DO23R，作为第一对齐输出数据ARDO。这一序列与种子地址<1:2>为“10”时的突发序列(即2→3→0→1)一致。进一步地，对奇锁存输出数据DO01F至DO67F进行对齐，并且按照下面的序列从最早的一个开始输出：DO67F、DO45F、DO23F和DO01F，作为第二对齐输出数据AFDO。这一序列与种子地址<1:2>为“10”时的突发序列(即3→2→1→0)一致。最后，同步于输出时钟信号RCLK_DO和FCLK_DO，交替地输出第一对齐输出数据ARDO和第二对齐输出数据AFDO作为输出数据DQ。
在第二读操作中，因为第一种子地址A<0>具有逻辑低电平，半导体存储设备处于正常模式(即，非交换模式)，因此，不执行交换操作。因为第一交换控制信号RCLK_DLL0被激活，输出偶对齐控制信号组ORDER_R<0:3>作为奇对齐控制信号组ORDER_F<0:3>。即，对偶锁存输出数据DO01R至DO67R进行对齐，并且按照下面的序列从最早的一个开始输出：DO67R、DO45R、DO23R和DO01R，作为第一对齐输出数据ARDO。这一序列与种子地址<1:2>为“11”时的突发序列(即3→2→1→0)一致。进一步地，对奇锁存输出数据DO01F至DO67F进行对齐，并且按照下面的序列从最早的一个开始输出：DO67F、DO45F、DO23F和DO01F，作为第二对齐输出数据AFDO。这一序列与偶输出锁存数据DO01R至DO67R相同。最后，与输出时钟信号RCLK_DO和FCLK_DO同步，交替地输出第一对齐输出数据ARDO和第二对齐输出数据AFDO作为输出数据DQ。
如上所述，根据本发明的示例性实施例，半导体存储设备通过对种子地址解码来产生对齐控制信号，以实现用于确定读突发顺序的一级多路复用器的数据对齐单元。因此，可以减少/最小化异步通道的可能性和其导致的偏移，并且因此通过改善tAA而防止同步存储设备发生故障。
进一步地，根据本发明的示例性实施，通过简化数据对齐单元的结构和减少/最小化数据对齐单元的门的级数，可以提高数据传送速率。
根据本发明的示例性实施例，通过用多个触发器实现对齐信号发生单元，半导体存储设备可以改善tCK裕度。
尽管本发明是针对特定的实施例而被描述的，对本领域的技术人员来说很明显的是，在不背离如以权利要求所确定的本发明的精神和范围的情况下，可以进行各种变化和修改。

Claims (25)

1.一种半导体存储设备的数据输出电路，包括：
管道锁存单元，配置为储存输入的并行数据，并且响应于多个对齐控制信号而对储存的数据进行对齐以输出串行输出数据；以及
对齐控制信号发生单元，配置为响应于突发类型信息和种子地址组，产生所述多个对齐控制信号，
其中，所述对齐控制信号发生单元产生所述对齐控制信号，以在交换模式中对数据进行交换，在该交换模式中，所述突发类型为某种类型并且所述种子地址组的位具有某种值。
2.根据权利要求1所述的数据输出电路，其中，所述管道锁存单元包括多路复用单元，该多路复用单元包含多个单元多路复用器，该多个单元多路复用器的数量与所述对齐控制信号的数量一致。
3.根据权利要求2所述的数据输出电路，其中，所述单元多路复用器并联耦合以形成一级多路复用单元。
4.根据权利要求1所述的数据输出电路，其中，所述种子地址组包括在读操作中被提供有读命令的列地址的一些位。
5.根据权利要求1所述的数据输出电路，其中，所述交换模式包括一种情形，在该情形中，突发类型设置为顺序型，并且在时钟信号的下降时刻所述种子地址组的第一信号具有第一逻辑电平。
6.根据权利要求1所述的数据输出电路，其中，所述对齐控制信号发生单元包括：
地址解码单元，配置为通过对所述种子地址组的第二信号和第三信号进行解码，产生多个初始值设置信号；
对齐控制信号输出单元，配置为基于所述初始值设置信号来设置初始值，并且每当时钟信号跳变时，顺序地输出所述初始值设置信号作为所述对齐控制信号；
交换控制单元，配置为接收突发类型选择信号、所述种子地址组的第一信号和所述时钟信号以产生交换控制信号，所述交换控制信号在所述交换模式中被使能；以及
交换单元，配置为响应于所述交换控制信号，在所述交换模式中选择性地对所述对齐控制信号执行交换操作以交换数据。
7.根据权利要求6所述的数据输出电路，其中，所述对齐控制信号发生单元还包括：初始化单元，配置为产生用于在初始时刻将所述对齐控制信号输出单元复位的初始化信号。
8.根据权利要求7所述的数据输出电路，其中，响应于列存取选通CAS潜伏时间信号和所述时钟信号，确定所述初始时刻，所述列存取选通CAS潜伏时间信号在相对于CAS潜伏时间的某个时间被激活。
9.根据权利要求7所述的数据输出电路，其中，所述对齐控制信号输出单元包括多个信号发生器，所述多个信号发生器的数量与所述对齐控制信号的数量一致，其中，所述信号发生器中的每一个信号发生器包括多个D触发器，该多个D触发器配置为基于所述初始值设置信号来设置初始值，并且每当时钟信号跳变时，顺序地输出所述设置的初始值作为所述对齐控制信号。
10.根据权利要求7所述的数据输出电路，其中，通过响应于所述初始化信号锁存所述种子地址组的第一信号、将所述锁存的第一信号与所述时钟信号同步以及对所述同步锁存的第一信号和所述突发类型选择信号进行同步，所述交换控制单元产生所述交换控制信号。
11.一种半导体存储设备的数据输出电路，包括：
管道锁存单元，配置为储存输入的并行数据，并且响应于多个偶对齐控制信号而对所述储存的数据中的偶数据进行对齐以输出第一输出数据，以及响应于多个奇对齐控制信号而对所述储存的数据中的奇数据进行对齐以输出第二输出数据；以及
对齐控制信号发生单元，配置为响应于突发类型信息和种子地址组，产生所述的多个偶对齐控制信号和多个奇对齐控制信号，
其中，所述对齐控制信号发生单元在正常模式中输出所述偶对齐控制信号作为所述奇对齐控制信号，以及在交换模式中，通过对所述偶对齐控制信号进行交换，输出所述奇对齐控制信号。
12.根据权利要求11所述的数据输出电路，其中，所述管道锁存单元包括：
偶数据对齐单元，配置为响应于所述多个偶对齐控制信号，对所述储存的数据中的偶数据进行对齐以输出第一输出数据；以及
奇数据对齐单元，配置为响应于所述多个奇对齐控制信号，对所述储存的数据中的奇数据进行对齐以输出第二输出数据。
13.根据权利要求12所述的数据输出电路，其中，所述奇数据对齐单元和所述偶数据对齐单元中的每一个包括：
多路复用单元，配置为选择所述储存的数据中的相应一个数据，输出所选择的一个数据作为第一输出数据或第二输出数据，所述多路复用单元包括多个单元多路复用器，所述多个单元多路复用器的数量与所述相应的偶对齐控制信号的数量或奇对齐控制信号的数量一致；以及
锁存单元，配置为锁存所述多路复用单元的输出。
14.根据权利要求13所述的数据输出电路，其中，所述单元多路复用器并联耦合以形成一级多路复用单元。
15.根据权利要求12所述的数据输出电路，其中，所述管道锁存单元还包括：
输入驱动单元，配置为根据存储体信息，接收和选择相应的存储体的输入并行数据；
数据锁存单元，配置为响应于管道锁存输入控制信号而锁存所述选择的并行数据，并且将所述锁存的并行数据输出至所述偶数据对齐单元和所述奇数据对齐单元；以及
输出驱动单元，配置为将从所述偶数据对齐单元和奇数据对齐单元输出的第一输出数据和第二输出数据与管道锁存输出控制信号同步。
16.根据权利要求11所述的数据输出电路，还包括：
管道锁存输出控制单元，配置为响应于由读命令设置的读列存取选通CAS信号，产生所述管道锁存输出控制信号；以及
数据驱动单元，配置为同步于时钟信号输出所述管道锁存单元的第一输出数据和第二输出数据。
17.根据权利要求11所述的数据输出电路，其中，所述对齐控制信号发生单元包括：
地址解码单元，配置为通过对所述种子地址组的第二信号和第三信号进行解码，产生多个初始值设置信号；
对齐控制信号输出单元，配置为基于所述初始值设置信号来设置初始值，并且每当时钟信号跳变时，顺序地输出所述初始值设置信号作为所述偶对齐控制信号和奇对齐控制信号；
交换控制单元，配置为接收突发类型选择信号、所述种子地址组的第一信号和所述时钟信号，产生第一交换控制信号和第二交换控制信号；以及
交换单元，配置为响应于所述第一交换控制信号和第二交换控制信号，选择性地对偶对齐控制信号进行交换操作以输出所述奇对齐控制信号。
18.根据权利要求17所述的数据输出电路，其中，所述对齐控制信号发生单元还包括：初始化单元，配置为产生用于在初始时刻将所述对齐控制信号输出单元复位的初始化信号。
19.根据权利要求18所述的数据输出电路，其中，响应于列存取选通CAS潜伏时间信号和所述时钟信号确定所述初始时刻，该列存取选通CAS潜伏时间信号在相对于CAS潜伏时间的某个时间被激活。
20.根据权利要求18所述的数据输出电路，其中，所述对齐控制信号输出单元包括多个信号发生器，该多个信号发生器的数量与所述偶对齐控制信号的数量一致，其中，所述信号发生器中的每一个包括多个D触发器，该多个触发器配置为基于所述初始值设置信号而设置初始值，并且每当时钟信号跳变时，顺序地输出所设置的初始值作为所述偶对齐控制信号。
21.根据权利要求18所述的数据输出电路，其中，所述交换单元在所述第一交换控制信号被激活时，输出所述偶对齐控制信号作为所述奇对齐控制信号，以及在所述第二交换控制信号被激活时，通过对所述偶对齐控制信号进行交换，输出所述奇对齐控制信号。
22.根据权利要求18所述的数据输出电路，其中，所述交换控制单元包括：
第一传输门，配置为响应于所述初始化信号，传送所述种子地址组的第一信号；
第一锁存器，配置为锁存所述第一传输门的输出；
第二传输门，配置为响应于所述时钟信号，传送所述第一锁存器的输出；
第二锁存器，配置为锁存所述第二传输门的输出以输出中间信号；以及
逻辑操作单元，配置为对所述中间信号和所述突发类型选择信号进行逻辑操作，以激活用于所述普通模式的第一交换控制信号和激活用于所述交换模式的第二交换控制信号。
23.一种半导体存储设备的数据输出电路，包括：
管道锁存输出控制单元，配置为响应于由读命令设置的读列存取选通CAS信号，产生管道锁存输出控制信号；
对齐控制信号发生单元，配置为响应于突发类型信息和种子地址组，产生用于在检测的交换模式中对数据进行交换的多个对齐控制信号；
管道锁存单元，配置为储存输入的并行数据，并且响应于所述多个对齐控制信号而对所述储存的数据进行对齐以输出串行输出数据；和
数据驱动单元，配置为同步于时钟信号输出所述管道锁存单元的串行输出数据。
24.根据权利要求23所述的数据输出电路，其中，所述管道锁存单元包括多路复用单元，该多路复用单元包含多个单元多路复用器，该多个单元多路复用器的数量与所述对齐控制信号的数量一致。
25.根据权利要求24所述的数据输出电路，其中，所述单元多路复用器并联耦合以形成一级多路复用单元。
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