CN102165692A - 延迟电路和使用其的定时发生器以及测试装置 - Google Patents

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Abstract

副延迟元件(14)具有与主延迟元件(10)相同的结构，对于从第1选择器(12)输出的选择时钟信号(CLK1)施加与偏压(Vbias)相应的延迟(τ)。相位检测器(18)生成与通过了副延迟元件(14)的选择时钟信号(CLK2)和通过了旁路路径(16)的选择时钟信号(CLK3)的相位差相应的相位检测信号(Spd)。计数器(20)进行与相位检测信号(Spd)相应的计数工作。D/A转换器(22)将与计数器(20)的计数值相应的偏压(Vbias)提供给主延迟元件(10)和副延迟元件(14)。初始化部(34)使DLL电路实际工作，基于计数器(20)的计数值的变动量设定D/A转换器(22)的基准电压(Vref)。

Description

延迟电路和使用其的定时发生器以及测试装置
技术领域
本发明涉及一种延迟电路，尤其涉及通过反馈使延迟量稳定的技术。
背景技术
测试半导体器件的自动测试装置(Automatic Test Equipment，以下称为ATE)安装有用于控制要提供给被测试器件(以下称为DUT)的测试图案的定时的定时发生器。定时发生器能够按测试图案的每一周期任意地设定各数据的边沿定时。
通过逻辑部和高精度部这二个阶段执行边沿的定时调节。逻辑部以测试器工作时钟的周期为单位，使边沿的定时移位。高精度部以高于提供给逻辑部的时钟信号的周期的分辨率调节延迟量。例如高精度电路通过粗延迟(Coarse Delay)和微小延迟(Fine Delay)这2阶段使脉冲的边沿延迟。赋予粗延迟的延迟电路采用如下方式：使赋予单位延迟量的门极延迟元件级联连接，切换其级数，由此控制延迟量。
门极延迟元件的延迟量随着温度、电源电压而变动。为了抑制延迟量的变动，提出了使用DLL(Delay Locked Loop，延迟锁相环)、PLL(Phase Locked Loop，锁相环)方式通过反馈来使门极延迟元件的延迟量稳定的技术。
发明内容
本发明是鉴于上述情况而做成的，其总的目的在于提供一种能够高精度地进行校准的延迟电路。
本发明的一个方案涉及对输入信号赋予延迟的延迟电路。该延迟电路包括：主延迟元件，对输入信号赋予与偏压相应的延迟；第1选择器，接收基准时钟信号和环路时钟信号，并选择其中一方；副延迟元件，具有与主延迟元件相同的结构，对从第1选择器输出的选择时钟信号赋予与偏压相应的延迟；旁路路径，用于旁通副延迟元件；相位检测器，检测通过了副延迟元件的选择时钟信号与通过了旁路路径的选择时钟信号的相位差，生成具有与相位差相应的电平的相位检测信号；计数器，根据来自相位检测器的相位检测信号的电平进行计数工作；D/A转换器，将计数器的计数值转换为模拟电压，将其作为偏压提供给主延迟元件和副延迟元件；偏置电路，生成D/A转换器的基准电压；以及环路振荡器，具有第2选择器，并在第1选择器选择了环路时钟信号的状态下，作为振荡器进行工作，所述第2选择器接收通过了副延迟元件的选择时钟信号和通过了旁路路径的选择时钟信号，选择其中一方作为环路时钟信号提供给第1选择器。
根据该方案，当使第1选择器选择基准时钟时，形成DLL(Delay Locked Loop)，能够进行稳定化使延迟电路的延迟量与基准时钟的周期相等。另外，通过组合第1选择器与第2选择器的状态，能够灵活地执行校准过程，因此能够高精度地校准延迟电路。
某一方案的延迟电路还可以包括初始化部，其在使延迟电路初始化的校准过程中，在第1选择器选择了基准时钟信号的状态下，使延迟电路工作，监控计数器的计数值，设定基准电压以使计数值的变动量包含在预定的范围内。
使延迟电路实际工作来监控计数值，并基于其变动量设定基准电压，由此能够可靠地确保所需的跟踪量。
也可以是，初始化部在校准过程中，在第1选择器选择了基准时钟信号的状态下，以预定时间使延迟电路工作，设定基准电压以避免计数器的计数值溢出或下溢。
某方案的延迟电路还可以具有测量环路振荡器的周期的周期测量部。初始化部可以基于由周期测量部测量出的周期，设定基准电压和计数器的初始值的至少一方。
根据该方案，基于环路振荡器的周期使延迟电路初始化，从而能够实现更高精度的校准。
初始化部可以在基于计数值的变动量设定基准电压之前，基于周期对基准电压和计数器的初始值的至少一方进行粗调。
初始化部可以执行以下的处理。
1.在第1选择器选择环路时钟信号、第2选择器选择通过了旁路路径的选择时钟信号，并将计数器固定在某初始值的状态下，获得由周期测量部测量出的环路振荡器的第1周期。
2.在第1选择器选择环路时钟信号、第2选择器选择通过了副延迟元件的选择时钟信号，并将计数器固定在某初始值的状态下，获得由周期测量部测量出的环路振荡器的第2周期。
3.设定基准电压和初始值的至少一方，使得第2周期与第1周期的差量被包含在预定的范围内。
第1周期与第2周期的差量将会表示副延迟元件的有效延迟量。因此基于该差量对延迟电路进行初始化，能够实现更高精度的校准。
规定周期的差量的预定范围可以含有基准时钟信号的周期。此时，能够在被初始化了的状态下，使副延迟元件的延迟量接近基准时钟信号的周期。
初始化部也可以执行以下的处理。
1.在第1选择器选择环路时钟信号、第2选择器选择通过了副延迟元件的选择时钟信号，并且将计数器固定在第1计数值的状态下，获得由周期测量部测量出的环路振荡器的第3周期。
2.在第1选择器选择环路时钟信号、第2选择器选择通过了副延迟元件的选择时钟信号，并且将计数器固定在第2计数值的状态下，获得由周期测量部测量出的环路振荡器的第4周期。
3.通过用第1计数值与第2计数值的差除第3周期与第4周期的差来获得分辨率。
4.设定基准电压，以使所获得的分辨率包含在预定的范围内。
这样得到的分辨率成为设定DLL电路的环路增益的参数。因此，利用该处理能够最优化环路增益。
初始化部可以在基于计数值的变动量设定基准电压之前，基于分辨率粗调基准电压。
本发明的其他方案涉及一种安装在对被测试器件提供测试图案的测试装置上的定时发生器。定时发生器具有对用于设定测试图案的边沿定时的信号赋予预定延迟的上述任一方案的延迟电路。
本发明的其他方案涉及一种对被测试器件提供测试图案的测试装置。该测试装置具有产生测试图案的图案生成器和使测试图案的边沿定时任意地变化的上述定时发生器。
另外，使以上的结构要素的任意组合、本发明的结构要素或表现在方法、装置等之间相互置换而得到的方案作为本发明的方式也是有效的。
根据本发明，能够高精度地校准延迟电路。
附图说明
图1是表示实施方式的延迟电路的结构的电路图。
图2是表示图1的延迟电路实际工作时基准电压Vref与计数器值COUNT的关系的图。
图3是表示组合了第1校准处理至第3校准处理的校准过程的流程图。
图4是表示使用了图1的延迟电路的定时发生器和测试装置的结构的框图。
图5是表示变型例的延迟电路的结构的电路图。
标号说明
10...主延迟元件、12...第1选择器、14...副延迟元件、16...旁路路径、18...相位检测器、20...计数器、22...D/A转换器、24...偏置电路、26...第2选择器、27...脉冲发生器、28...OR门极、30...环路振荡器、32...周期测量部、34...初始化部、40...延迟电路、2...定时发生器、100...测试装置。
具体实施方式
以下，参照附图并基于优选实施方式对本发明进行说明。针对各图所示的相同或等效的结构要素、部件、处理标以相同的标号，适当省略重复说明。另外，实施方式并不用于限定发明而仅是例示，记载于实施方式中的所有特征及其组合并不一定是本发明的本质。
在本说明书中，“部件A与部件B连接的状态”是指除了包含部件A与部件B直接物理连接的情况之外，还包含部件A与部件B通过不会对电连接状态带来影响的其他部件而间接连接的情况。
同样地，“部件C设置在部件A与部件B之间的状态”是指除了包含部件A与部件C、或者部件B与部件C直接连接的情况之外，还包含通过不会对电连接状态带来影响的其他部件而间接连接的情况。
图1是表示实施方式的延迟电路40的结构的电路图。延迟电路40对输入信号SIN赋予预定的延迟，将其作为输出信号SOUT输出。
延迟电路40具有主延迟元件10、第1选择器12、副延迟元件14、旁路路径16、相位检测器18、计数器20、D/A转换器22、偏置电路24、第2选择器26、环路振荡器30、周期测量部32以及初始化部34。
主延迟元件10对输入信号SIN赋予延迟。主延迟元件10的延迟量根据偏压Vbias而发生变化。例如，主延迟元件10构成为，包括将偏压Vbias作为电源电压进行工作的变换器(inverter)、缓存器等。或者，也可以采用供给至构成主延迟元件10的变换器、缓存器的偏置电流根据偏压Vbias发生变化的结构。主延迟元件10的结构为任意的，并没有特别限定。在使用了变换器、缓存器的情况下，偏压Vbias(偏置电流)越高则延迟量越小，偏压Vbias越低则延迟量越大。
第1选择器12接收基准时钟信号REFCLK和环路时钟信号LOOPCLK，选择其中任一方。
副延迟元件14具有与主延迟元件10相同的结构，承受与主延迟元件10公用的偏压Vbias进行工作。实施方式的主延迟元件10通过反馈调节偏压Vbias，以使副延迟元件14的延迟量τ接近目标值Tp。也就是说，副延迟元件14是用于监控主延迟元件10的延迟量而设置的。
副延迟元件14对于从第1选择器12输出的选择时钟信号CLK1赋予与偏压Vbias相应的延迟。
旁路路径16与副延迟元件14并联地设置，旁通副延迟元件14。从第1选择器12输出的选择时钟信号CLK1通过副延迟元件14或者通过旁路路径16提供给位于后级的电路。
相位检测器18检测通过了副延迟元件14的选择时钟信号CLK2与通过了旁路路径16的选择时钟信号CLK3的相位差，生成具有与相位差相应的电平的相位检测信号Spd。例如，在选择时钟信号CLK2比选择时钟信号CLK3超前时，相位检测信号Spd采用第1电平(例如高电平)，在选择时钟信号CLK2比选择时钟信号CLK3延迟的情况下，相位检测信号Spd采用与第1电平互补的第2电平(低电平)。需要指出的是，高电平与低电平的分配为例示，只不过是设计事项。
计数器20根据来自相位检测器18的相位检测信号Spd的电平进行计数工作。计数器20在相位检测信号Spd为第1电平时(选择时钟信号CLK1超前时)计数下降(count down)，当为第2电平时计数上升(count up)。
D/A转换器22将计数器20的计数值COUNT转换为模拟电压。D/A转换器22将其输出作为偏压Vbias提供给主延迟元件10和副延迟元件14。D/A转换器22的结构、形式没有特别限定，采用公知的各种电路即可。
偏置电路24生成D/A转换器22的基准电压Vref。偏置电路24的动态范围和分辨率根据基准电压Vref而设定。
环路振荡器30包括第2选择器26。第2选择器26接收通过了副延迟元件14的选择时钟信号CLK2和通过了旁路路径16的选择时钟信号CLK3，选择其中一方。从第2选择器26输出的时钟信号CLK4通过脉冲发生器27和OR门极28而作为环路时钟信号LOOPCLK提供给第1选择器12。
环路振荡器30在第1选择器12选择了环路时钟信号LOOPCLK的状态下，作为振荡器进行工作。脉冲发生器27产生与所输入的时钟信号CLK4相应的脉冲。OR门极28输出所输入的信号与来自外部的开始信号START的逻辑和。当使开始信号START的电平变化时，激励信号被注射环路振荡器30中，开始振荡。需要指出的是，脉冲发生器27和OR门极28的有无和位置只不过是设计事项。
周期测量部32对环路振荡器30的周期Tpd进行测量。
初始化部34执行初始化延迟电路40的校准处理。初始化部34在校准过程中设定由偏置电路24生成的基准电压Vref，并设定计数器20的初始值。
以上为延迟电路40的结构。接着说明其工作。
在延迟电路40实际工作时，若第1选择器12选择基准时钟REFCLK，则副延迟元件14、相位检测器18、计数器20、D/A转换器22形成的DLL电路变为有效。通过反馈使副延迟元件14的延迟量τ稳定，以使输入到相位检测器18的时钟信号CLK2、CLK3的边沿定时相一致。
现将基准时钟信号REFCLK的周期设为Tp，将选择时钟信号CLK1在节点N1至节点N3的旁路路径16中传输的时间设为TpdA，将选择时钟信号CLK1在含有副延迟元件14的、节点N1至节点N2的路径中传输的时间设为(TpdB+τ)。τ表示副延迟元件14的延迟量，TpdB表示节点N1至N2的除去了副延迟元件14的布线的传输时间。
相位检测器18对通过了含有副延迟元件14的路径的时钟信号CLK2的某边沿定时与通过了旁路路径16的时钟信号CLK3的下一周期的边沿定时进行比较。因此，在DLL电路中，调节延迟时间τ以使(TpdB+t)＝TpdA+Tp成立。在设计为TpdA＝TpdB时，副延迟元件14的延迟量τ与基准时钟信号REFCLK的周期Tp一致。
主延迟元件10被提供与副延迟元件14公用的偏压Vbias，因此能够使主延迟元件10的延迟量也保持恒定。
初始化部34在进行该实际工作之前执行校准过程。该过程组合以下第1～第3校准处理的任意几个或者单独地执行任一个处理。
1.第1校准处理
第1选择器12选择基准时钟信号REFCLK时，副延迟元件14、相位检测器18、计数器20、D/A转换器22形成的DLL电路变为有效。在DLL电路有效的状态下，初始化部34监控计数器20的计数值COUNT，控制偏置电路24来设定基准电压Vref，以使计数值COUNT的变动量包含在预定的范围内。
具体而言，初始化部34可以进行以下处理。
1A.对计数器20赋予初始值COUNT_INIT。
1B.通过反馈调节偏压Vbias以使副延迟元件14的延迟量与基准时钟信号REFCLK的周期一致，并且DLL电路锁定。
1C.初始化部34监控预定时间、计数器20的计数值COUNT。设定基准电压Vref以避免监控结果所得到的计数值COUNT的变动量溢出(overflow)或下溢(underflow)。优选将预定时间设定为大于DLL电路锁定所需要的时间。
图2是表示图1的延迟电路40实际工作时基准电压Vref与计数器值COUNT的关系的图。各图的横轴表示时间。最上级表示在节点N3处的时钟信号CLK3的1周期后的边沿定时T1。第2级到第5级分别以斜线表示使基准电压Vref的值发生变化时节点N2处的时钟信号CLK2的边沿定时T2的变动幅度。第2级对应于基准电压为最大值Vref_MAX时，第5级对应于基准电压为最小值Vref_MIN时，第3、4级对应于基准电压为中间值Vref_MID1、Vref_MID2时。需要说明的是，基准电压Vref的值是例示，实际上可以以更多等级设定。在第2级～第5级中，定时T2的变动幅度的左端(COUNT_MAX)表示计数器20的计数值最大时的时钟信号CLK2的边沿定时，定时T2的变动幅度的右端(COUNT_MIN)表示计数值最小时的时钟信号CLK2的边沿定时。
调节副延迟元件14的延迟量τ，以使节点N2处的时钟信号CLK2的边沿定时T2与定时T1相一致。因此，需要设定基准电压Vref以使定时T2的变动幅度包含定时T1。在图2的例子中，无法使用基准电压Vref_MAX，而能够使用Vref_MID1、Vref_MID2、Vref_MIN。
在选择了Vref_MID1的情况下，计数值的锁定点LP被设定在计数器20的最小值COUNT_MIN附近。相反地，在选择了Vref_MIN时，锁定点LP被设定在计数器20的最大值COUNT_MAX附近。
在最优化基准电压Vref方面，需要考虑跟踪(tracking)幅度W。若电源电压、温度恒定，则计数值的锁定点LP恒定，但在实际使用状态下，为了跟踪电源电压、温度的变动，锁定点LP以某跟踪幅度W进行变动。在选择了Vref_MID1和Vref_MIN的情况下，由于不覆盖跟踪幅度W，因此无法使延迟量τ与目标值Tp一致。在选择了Vref_MID2的情况下，由于跟踪幅度W的整体被覆盖，因此即使电源电压、温度发生了变动，也能够使延迟量τ稳定。
通过进行第1校准处理，使DLL电路实际工作，从而能够监控计数值的变动量即跟踪幅度。并且，设定基准电压Vref以使计数值的变动幅度收殓在计数器的最大值与最小值之间，由此能够得到所希望的延迟量τ。
另外，初始化部34也可以将与设定的基准电压的锁定点LP对应的计数值设定为计数器20的初始值。此时，能够缩短DLL电路的锁定时间。
2.第2校准处理
初始化部34基于由周期测量部32测量出的环路振荡器30的周期，设定(或者粗调)基准电压Vref和计数器20的计数值的初始值COUNT_INIT的至少一方。
优选将该处理与第1校准处理组合。此时，可以先于第1校准处理而执行第2校准。
在第2校准处理中，初始化部34可以具体地进行以下处理。
2A.第1选择器12选择环路时钟信号LOOPCLK，第2选择器26选择通过了旁路路径16的选择时钟信号CLK3，计数器20固定在某初始值COUNT_INIT。在该状态下，获得由周期测量部32测量出的环路振荡器30的第1周期Tpd1。
2B.第1选择器12选择环路时钟信号LOOPCLK，第2选择器26选择通过了副延迟元件14的选择时钟信号CLK2，计数器20固定在相同的初始值COUNT_INIT。在该状态下，获得由周期测量部32测量出的环路振荡器30的第2周期Tpd2。
2C.设定基准电压Vref和初始值COUNT_INIT的至少一方，以使第2周期Tpd2与第1周期Tpd1的差量ΔTpd(＝Tpd2-Tpd1)包含在预定的范围内。预定的范围是以基准时钟信号REFCLK的周期Tp为中心的某一范围。
例如周期Tp＝4ns时，预定的范围为3ns～5ns。在图1中，将节点N1至节点N3’的旁路路径16的传输时间设为TpdA’，将含有副延迟元件14的节点N1至节点N2’的路径的传输时间设为(TpdB’+τ)。τ表示副延迟元件14的延迟量，TpdB’表示节点N1至N2′的除去了副延迟元件14的布线的传输时间。
将从第2选择器26的输出N4至节点N1的路径的传输时间记为TpdC时，第1周期Tpd1、第2周期Tpd2分别被定义为Tpd1＝TpdA′+TpdC、Tpd2＝TpdB′+τ+TpdC。因此，当设计成TpdA′＝TpdB′成立时，则ΔTpd＝Tpd2-Tpd1＝τ。因此，调整基准电压Vref和计数器20的初始值COUNT_INIT以使差量时间Tpd在延迟时间τ的目标值(Tp)附近或者使这两者完全一致，从而能够合适地校准延迟电路40。
3.第3校准处理
初始化部34基于由周期测量部32测量出的环路振荡器30的周期，计算出计数器20的分辨率，基于分辨率设定(或者粗调)基准电压Vref和计数器20的计数值的初始值COUNT_INIT中的至少一方。
优选将该处理与第1校准处理组合。此时，可以先于第1校准处理执行第2校准。
在第3校准处理中，初始化部34可以具体地进行以下处理。
3A.第1选择器12选择环路时钟信号LOOPCLK，第2选择器26选择通过了旁路路径16的选择时钟信号CLK3，计数器20固定于第1计数值(例如最小值COUNT_MIN)。在该状态下，获得由周期测量部32测量出的环路振荡器30的第3周期Tpd3。
3B.第1选择器12选择环路时钟信号LOOPCLK，第2选择器26选择通过了副延迟元件14的选择时钟信号CLK2，计数器20固定在第2计数值(例如最大值COUNT_MAX)。在该状态下，获得由周期测量部32测量出的环路振荡器30的第4周期Tpd4。
3C.用第1计数值(COUNT_MIN)与第2计数值(COUNT_MAX)的差量除第3周期Tpd3与第4周期Tpd4的差量ΔTpd(＝Tpd3-Tpd4)。由此能够得到分辨率Δτ。
Δτ＝(Tpd3-Tpd4)/(COUNT_MAX-COUNT_MIN)
4C.初始化部34设定基准电压Vref，以使获得的分辨率Δτ包含在预定的范围内。
由第3校准处理得到的分辨率Δτ为设定DLL电路的环路增益的参数。因此，能够利用该处理最优化环路增益。
图3是表示组合了第1校准处理～第3校准处理的校准过程的流程图。在图3的流程图中，先于第1校准处理S104执行第2校准处理S100、第3校准处理S102。S100与S102的顺序可以交换，或者也可以仅执行其中的一方。另外，可以变更各校准处理S100～S104的顺序。
接着，说明需要第1校准处理的状况及其理由。
当计数器20的比特数充分大时，不需要第1校准处理。但是，此时存在计数器20的电路规模变大的缺点。
另外，当为了使延迟量τ保持恒定所需的计数器20的跟踪幅度足够小时，不需要第1校准处理。但是，此时，要求伴随温度变动、电源电压变动的器件特性小，因此有可能需要利用高价的半导体工艺。
在第2、第3校准处理中相同之处在于利用环路振荡器30。当环路振荡器30内的、节点N1至节点N2′的路径的延迟量(TpdB’+τ)与DLL电路内的、节点N1至节点N2的路径的延迟量(TpdB+τ)相等，并且节点N1至节点N3’的路径的延迟量(TpdA’)与DLL电路内的、节点N1至节点N3的路径的延迟量(TpdA)相等时，在第2、第3校准处理中设定的计数器20的初始值与DLL电路的锁定点基本一致。此时也不需要第1校准处理。
但是，在TpdB≠TpdB′或TpdA≠TpdA′时，或者时钟信号CLK2在第2选择器26内部的传输延迟与时钟信号CLK3在第2选择器26内部的传输延迟存在差量时，在第2、第3校准处理中，即使利用环路振荡器30使延迟电路40初始化，计数器20的初始值COUNT_INIT与实际的DLL电路的锁定点LP也可能出现大幅度偏离。此时，有可能在DLL电路中无法覆盖所需要的跟踪幅度。
在进行第1校准处理时，使DLL电路实际工作，调节基准电压Vref以确保充分的跟踪区域，因此即使计数器20的初始值COUNT_INIT与DLL电路的锁定点LP发生了偏离时，也能够可靠地稳定延迟量τ。
接着说明延迟电路40的优选应用。
图4是表示利用了图1的延迟电路40的定时发生器(TG)2和测试装置100的结构的框图。测试装置100向DUT(未图示)提供测试图案PAT。测试装置100一般构成为包括定时发生器2和未图示的图案生成器PG、波形整形器FC。
由未图示的图案生成器PG产生用于设定测试图案的正向边沿定时的信号DSET和用于设定负向边沿定时的信号DRESET。在测试图案从低电平过渡到高电平时生成信号DSET，在测试图案从高电平过渡到低电平时生成信号DSET。
定时发生器2分别对用于设定测试图案的边沿定时的信号DSET、DRESET赋予预定的延迟。定时发生器2包括第1延迟电路CD1、第2延迟电路CD2、第3延迟电路FD1、第4延迟电路FD2、脉冲发生器50、52以及RS触发器54。
第1延迟电路CD1、第3延迟电路FD1、脉冲发生器50被串联连接。第1延迟电路CD1对信号DSET赋予粗延迟，第3延迟电路FD1赋予微小延迟。
第2延迟电路CD2对信号DRESET赋予粗延迟，第4延迟电路FD2赋予微小延迟。
由脉冲发生器50、52使接收了延迟的信号DSET、DRESET脉冲化，输入到RS触发器54的置位端子、复位端子。RS触发器54的输出信号通过驱动器56提供给DUT。
在这样的定时发生器2中，图1的延迟电路40能优选用作第1延迟电路CD1、第2延迟电路CD2。
上述实施方式是例示，本领域技术人员能够理解，对于它们的各结构要素、各处理工艺的组合可进行各种变形，并且这样得到的变型例也在本发明的范围之内。以下，对这样的变型例加以说明。
图5是表示变型例的延迟电路40a的结构的电路图。与图1相同的一部分结构要素被省略。延迟电路40a除了具有图1的延迟电路40之外还具有偏离调整用延迟元件15。延迟元件15与偏压Vbias无关地对选择时钟信号CLK1赋予固定延迟。
此时可进行以下的校准处理。
1.将计数器20的计数值设定在计数器的中间值附近。
2.初始化部34设定基准电压Vref和延迟元件15的延迟量τadj，以使该状态下副延迟元件14的传输延迟与旁路路径16的传输延迟的差等于目标值Tp。
通过进行这样的处理，能够将锁定点LP设定在计数器20的中心附近，所以能够容易地确保跟踪幅度。
延迟元件15也可以与副延迟元件14串联地设置。
基于实施方式说明了本发明，但实施方式只不过表示本发明的原理、应用，对于实施方式，在不脱离权利要求书所规定的本发明的构思的范围内，可存在许多变型例或变更配置。
产业上的可利用性
本发明能够用于电子电路技术。

Claims (11)

1.一种延迟电路，其对输入信号赋予延迟，其特征在于，包括：
主延迟元件，对所述输入信号赋予与偏压相应的延迟；
第1选择器，接收基准时钟信号和环路时钟信号，选择其中一方；
副延迟元件，具有与所述主延迟元件相同的结构，对从所述第1选择器输出的选择时钟信号赋予与偏压相应的延迟；
旁路路径，用于旁通所述副延迟元件；
相位检测器，检测通过了所述副延迟元件的所述选择时钟信号与通过了所述旁路路径的所述选择时钟信号的相位差，生成具有与相位差相应的电平的相位检测信号；
计数器，进行与来自所述相位检测器的所述相位检测信号的电平相应的计数工作；
D/A转换器，将所述计数器的计数值转换为模拟电压，将其作为所述偏压提供给所述主延迟元件和所述副延迟元件；
偏置电路，生成所述D/A转换器的基准电压；
环路振荡器，具有第2选择器，并在所述第1选择器选择了所述环路时钟信号的状态下，作为振荡器进行工作，所述第2选择器接收通过了所述副延迟元件的所述选择时钟信号和通过了所述旁路路径的所述选择时钟信号，选择其中一方作为所述环路时钟信号提供给所述第1选择器。
2.根据权利要求1所述的延迟电路，其特征在于，
还包括初始化部，所述初始化部在使所述延迟电路初始化的校准过程中，在所述第1选择器选择了所述基准时钟信号的状态下，使所述延迟电路工作，监控所述计数器的计数值，设定所述基准电压以使所述计数值的变动量包含在预定的范围内。
3.根据权利要求2所述的延迟电路，其特征在于，
所述初始化部在所述校准过程中，在所述第1选择器选择了所述基准时钟信号的状态下，使所述延迟电路工作预定时间，设定所述基准电压以避免所述计数器的计数值溢出或下溢。
4.根据权利要求2所述的延迟电路，其特征在于，
还具有测量所述环路振荡器的周期的周期测量部，
所述初始化部基于由所述周期测量部测量出的周期，设定所述基准电压和所述计数器的初始值的至少一方。
5.根据权利要求4所述的延迟电路，其特征在于，
所述初始化部在基于所述计数值的变动量设定所述基准电压之前，基于所述周期对所述基准电压和所述计数器的初始值的至少一方进行粗调。
6.根据权利要求4所述的延迟电路，其特征在于，
所述初始化部，
在所述第1选择器选择所述环路时钟信号、所述第2选择器选择通过了所述旁路路径的所述选择时钟信号，并将所述计数器固定在某初始值的状态下，获得由所述周期测量部测量出的所述环路振荡器的第1周期，
在所述第1选择器选择所述环路时钟信号、所述第2选择器选择通过了所述副延迟元件的所述选择时钟信号，并将所述计数器固定在所述某初始值的状态下，获得由所述周期测量部测量出的所述环路振荡器的第2周期，
设定所述基准电压和所述初始值的至少一方，使得所述第2周期与所述第1周期的差量被包含在预定的范围内。
7.根据权利要求6所述的延迟电路，其特征在于，
所述预定的范围包含所述基准时钟信号的周期。
8.根据权利要求4所述的延迟电路，其特征在于，
所述初始化部，
在所述第1选择器选择所述环路时钟信号、所述第2选择器选择通过了所述副延迟元件的所述选择时钟信号，并且将所述计数器固定在第1计数值的状态下，获得由所述周期测量部测量出的所述环路振荡器的第3周期，
在所述第1选择器选择所述环路时钟信号、所述第2选择器选择通过了所述副延迟元件的所述选择时钟信号，并且将所述计数器固定在第2计数值的状态下，获得由所述周期测量部测量出的所述环路振荡器的第4周期，
通过用所述第1计数值与所述第2计数值的差除所述第3周期与所述第4周期的差来获得分辨率，
设定所述基准电压，以使所获得的所述分辨率包含在预定的范围内。
9.根据权利要求8所述的延迟电路，其特征在于，
所述初始化部在基于所述计数值的变动量设定所述基准电压之前，基于所述分辨率对所述基准电压进行粗调。
10.一种定时发生器，其被安装在向被测试器件提供测试图案的测试装置上，其特征在于，
具有对用于设定所述测试图案的边沿定时的信号赋予预定延迟的、权利要求1-9中任一项所述的延迟电路。
11.一种测试装置，其向被测试器件提供测试图案，其特征在于，包括：
用于产生所述测试图案的图案生成器；和
使所述测试图案的边沿定时任意变化的权利要求10所述的定时发生器。
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