CN102130659A - 一种减小两级运算放大器输入失调电压的电路结构 - Google Patents

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Abstract

本发明提供一种减小两级运算放大器输入失调电压的电路结构，包括交换控制电路、第一级差分放大电路、第二级共源放大电路以及补偿网络；交换控制电路的输出端与第一级差分放大电路的输入端连接，第一级差分放大电路的输出端与第二级共源放大电路的输入端连接，第二级共源放大电路的输入端与输出端之间还连接有补偿网络。其有益效果是，采用MOS开关管控制交换运放正负输入端信号和输出端信号来减小运放的失调，由于电路中只增加了MOS开关管，它们只需要很小的面积，极低的功耗，该电路在降低运算放大器输入失调电压的同时，不影响运放的增益，相位裕量，电源电压抑制比，共模输入范围等性能指标，可应用于主流CMOS电路***中。

Description

一种减小两级运算放大器输入失调电压的电路结构
技术领域
本发明属于微电子学与固体电子学技术领域，涉及一种集成电路的运算放大器电路，具体涉及一种减小两级运算放大器输入失调电压的电路结构。
背景技术
运算放大器广泛应用于模拟电路及数模混合电路中。由于CMOS技术已经成为集成电路的主流技术，与传统双极型电路相比，CMOS运算放大器电路在成本和开发周期上具有显著优势。现有减小运放失调电压电路设计思路为采用斩波技术和自动调零技术实现，但斩波技术需要将输入信号和开关型方波信号耦合，再经同步解调和低通滤波后得到非线性小的信号，电路复杂度增加，会明显增加电路面积；自动调零技术要将失调存储在电容中，主要有输入失调存储和输出失调存储，主要适用于开关电容等离散信号电路。因此设计出工艺与CMOS工艺相兼容且不降低运放其他性能的减小失调的电路结构具有重要的意义。
发明内容
本发明的目的是提供一种减小运算放大器输入失调电压的电路结构，以减小现有CMOS集成运放输入失调电压。
本发明所采用的技术方案是，一种减小两级运算放大器输入失调电压的电路结构，包括交换控制电路、第一级差分放大电路、第二级共源放大电路以及补偿网络；交换控制电路的输出端与第一级差分放大电路的输入端连接，第一级差分放大电路的输出端与第二级共源放大电路的输入端连接，第二级共源放大电路的输入端与输出端之间还连接有补偿网络。
其中，交换控制电路由4个PMOS管构成，分别为：第七PMOS管、第八PMOS管、第九PMOS管和第十PMOS管；第七PMOS管和第八PMOS管的源端接输入信号in1，第九PMOS管和第十PMOS管的源端接输入信号in2；第八PMOS管和第九PMOS管的栅极分别接控制信号ck1，第七PMOS管和第十PMOS管的栅极分别接控制信号ck2；第八PMOS管和第十PMOS管的漏端相连接，其输出信号为ea1；第七PMOS管和第九PMOS管的漏端相连接，其输出信号为ea2。
其中，第一级差分放大电路包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管和第六PMOS管；第二级共源放大电路包括第七PMOS管；补偿网络包括串联的消零电阻和补偿电容；第一PMOS管、第二PMOS管和第七PMOS管三者的源端相连接并接工作电压；第一PMOS管和第二PMOS管的栅极连接；第一PMOS管的漏端经过输出端out1与第一NMOS管的源端连接，第二PMOS管的漏端经过输出端out2与第二NMOS管的源端连接；第一NMOS管和第二NMOS管的栅极分别接交换控制电路的输出信号ea1和交换控制电路的输出信号ea2，第一NMOS管和第二NMOS管的漏端连接并同时与第三NMOS管的源端连接；第三NMOS管、第五NMOS管和第四NMOS管的栅极连接，第三NMOS管、第五NMOS管和第四NMOS管的漏端连接并接地；第五NMOS管的源端与栅极连接，并同时接工作电压；第三PMOS管和第四PMOS管的源端分别接第一PMOS管与第二PMOS管的栅极，第三PMOS管和第四PMOS管的栅极分别接控制信号ck2和控制信号ck1，其漏端分别接输出端out1和输出端out2；第五PMOS管和第六PMOS管的源端分别接输出端out1和输出端out2，其栅极分别接控制信号ck1和控制信号ck2，第五PMOS管和第六PMOS管的漏端相连接并接输出端out*；输出端out*分别与消零电阻的一端和第七PMOS管的栅极连接；第七PMOS管的漏端与第四NMOS管的源端连接；消零电阻的另一端通过补偿电容输出电压，补偿网络还通过电容接地。
本发明的有益效果是，采用MOS开关管控制交换运放正负输入端信号和输出端信号来减小运放的失调，由于电路中只增加了MOS开关管，它们只需要很小的面积，极低的功耗，该电路在降低运算放大器输入失调电压的同时，不影响运放的增益，相位裕量，电源电压抑制比(PSRR)，共模输入范围等性能指标，可应用于主流CMOS电路***中。
附图说明
图1是传统两级运算放大器的电路结构图；
图2是本发明两级运算放大器的结构框图；
图3是本发明电路中交换控制电路的电路图；
图4是本发明的电路中两级运放的电路图；
图5是传统两级运算放大器电路与本发明运放电路的开环频率响应的仿真曲线对比图(a是传统的两级运算放大器电路的开环频率响应的仿真曲线图，b是采用本发明的运放电路的开环频率响应的仿真曲线图)；
图6是传统的两级运算放大器电路和采用本发明的运放电路的电源电压抑制比PSRR频率响应的仿真曲线对比图(a是传统两级运算放大器电路的电源电压抑制比PSRR频率响应的仿真曲线图，b是本发明运放电路的电源电压抑制比PSRR频率响应的仿真曲线图)；
图7是传统两级运算放大器电路和本发明运放电路的共模输入范围ICMR的仿真曲线对比图(a是传统两级运算放大器电路的共模输入范围ICMR的仿真曲线图，b是本发明运放电路的共模输入范围ICMR的仿真曲线图)；
图8是传统两级运算放大器电路和本发明运放电路失调电压的仿真曲线对比图；(a是传统两级运算放大器电路的失调电压的仿真曲线图，b是本发明运放电路失调电压的仿真曲线图)。
图中，1.交换控制电路，2.第一级差分放大电路，3.第二级共源放大电路，4.补偿网络，m1.第一NMOS管，m2.第二NMOS管，m3.第一PMOS管，m4.第二PMOS管，m5.第三NMOS管，m6.第七PMOS管，m7.第四NMOS管，m8.第五NMOS管，m9.第三PMOS管，m10.第四PMOS管，m11.第五PMOS管，m12.第六PMOS管，m13.第七PMOS管，m14.第八PMOS管，m15.第九PMOS管，m16.第十PMOS管，Rz.消零电阻，Cc.补偿电容，C1.电容；
具体实施方式
下面结合附图和具体实施方式对本发明进行详细说明。
如图1所示，传统的两级运算放大器电路包括第一级普通差分放大电路、第二级共源放大电路和补偿网络；第一级普通差分放大电路由第一NMOS管m1、第二NMOS管m2、第三NMOS管m5和第一PMOS管m3、第二PMOS管m4组成，第二级共源放大电路由第四NMOS管m7和第七PMOS管m6组成，补偿网络包括串联的消零电阻Rz和补偿电容Cc。除此之外，参考电流源Iref和第五NMOS管m8为第三NMOS管m5和第四NMOS管m7提供镜像电流。其中，第一PMOS管m3、第二PMOS管m4和第七PMOS管m6三者的源端相连接并接工作电压VDD；第一PMOS管m3和第二PMOS管m4的栅极连接；第一PMOS管m3的漏端与其栅极连接，还与第一NMOS管m1的源端连接；第二PMOS管m4的漏端分别与第二NMOS管m2的源端、第七PMOS管m6的栅极和消零电阻Rz的一端连接，消零电阻Rz的另一端通过补偿电容Cc输出电压OUT，补偿网络还通过电容C1接地；第七PMOS管m6的漏端与第四NMOS管m7的源端连接；第一NMOS管m1和第二NMOS管m2的栅极分别接集成运放的输入信号in1和in2，第一NMOS管m1和第二NMOS管m2的漏端连接并同时接第三NMOS管m5的源端；第三NMOS管m5、第五NMOS管m8和第四NMOS管m7的栅极连接，第三NMOS管m5、第五NMOS管m8和第四NMOS管m7的漏端连接并接地；第五NMOS管m8的源端与栅极连接，并接工作电压VDD。第一级普通差分放大电路将差模输入电压转换为差模电流，这个差模电流作用在由第一PMOS管m3和第二PMOS管m4组成的电流镜负载上恢复成放大的单端电压输出，第二级共源放大电路中第七PMOS管m6为共源接法，第四NMOS管m7作为负载管，构成输出级放大电路，输出电压OUT，补偿网络起到频率补偿的作用。在传统的两级运算放大电路中往往由于工艺偏差等原因导致两个差分输入管特性存在不对称现象，这会使得在输入信号为0时，输出仍然存在输出，带来运算放大器的输入失调电压。
如图2所示，本发明公开了一种减小两级运算放大器输入失调电压的电路结构，包括交换控制电路1、带输出交换功能的第一级差分放大电路2、第二级共源放大电路3以及补偿网络4；交换控制电路1的输出端与第一级差分放大电路2的输入端连接，第一级差分放大电路2的输出端与第二级共源放大电路3的输入端连接，第二级共源放大电路3的输入端与输出端之间还连接有补偿网络4。交换控制电路1的输入信号连接集成运放的输入信号in1和in2，整个集成运放的输入信号in1和in2不是直接连接第一级差分放大电路2的输入，而是作为交换控制电路1的输入信号；交换控制电路1的输出信号ea1和ea2作为第一级差分放大电路2的输入，第一级差分放大电路2的输出信号out*连接第二级共源放大电路3的输入，第二级共源放大电路3的输出端输出电压OUT，在输出端OUT和第二级共源放大器3的输入之间接入补偿网络4。
集成运放的失调电压主要是由于工艺偏差使得差分输入级电路很难做到完全对称引起的，本发明采用控制信号交换差分放大器的两个输入端来消除差分输入端不对称引起的失调，为了不改变运放的输出电压和输入电压的相位关系，同时在差分放大器的输出端也通过控制信号进行相应的交换。
如图3所示，本发明交换控制电路1主要由4个PMOS管组成，分别为：第七PMOS管m13、第八PMOS管m14、第九PMOS管m15和第十PMOS管m16；第七PMOS管m13和第八PMOS管m14的源端接输入信号in1，第九PMOS管m15和第十PMOS管m16的源端接输入信号in2；第八PMOS管m14和第九PMOS管m15的栅极分别接控制信号ck1，第七PMOS管m13和第十PMOS管m16的栅极分别接控制信号ck2；第八PMOS管m14和第十PMOS管m16的漏端相连接，其输出信号为ea1；第七PMOS管m13和第九PMOS管m15的漏端相连接，其输出信号为ea2。控制信号ck1和控制信号ck2为两个相位相反的占空比为50％的某一频率的控制信号。当ck1为高电平，ck2为低电平时，输入信号in1通过第七PMOS管m13连接到ea2，in2通过第十PMOS管m16连接到ea1；当ck1为低电平，ck2为高电平时，输入信号in1通过第八PMOS管m14连接到ea1，in2通过第九PMOS管m15连接到ea2。可见，通过ck1和ck2的控制，可以实现输入端信号in1和in2的交换。
本发明中的第一级差分放大电路2、第二级源极放大电路3以及补偿网络4如图4所示，第一级差分放大电路2在传统的单端输出差分放大器的基础上增加了由ck1和ck2控制的4个PMOS管m9～m12，其作用是根据交换控制电路1中输入信号的输入端不同选择差分放大器的输出out1或者out2作为第二级共源放大的输入信号out*，以保证差分运放的输出电压与输入电压之间的相位关系固定。
其具体结构为：第一级差分放大电路2包括第一NMOS管m1、第二NMOS管m2、第三NMOS管m5、第四NMOS管m7、第五NMOS管m8、第一PMOS管m3、第二PMOS管m4、第三PMOS管m9、第四PMOS管m10、第五PMOS管m11和第六PMOS管m12；第二级共源放大电路3包括第七PMOS管m6；补偿网络4包括串联的消零电阻Rz和补偿电容Cc。第一PMOS管m3、第二PMOS管m4和第七PMOS管m6三者的源端相连接并接工作电压VDD；第一PMOS管m3和第二PMOS管m4的栅极连接；第一PMOS管m3的漏端经过输出端out1与第一NMOS管m1的源端连接，第二PMOS管m4的漏端经过输出端out2与第二NMOS管m2的源端连接；第一NMOS管m1和第二NMOS管m2的栅极分别接信号ea1和信号ea2，第一NMOS管m1和第二NMOS管m2的漏端连接并同时接第三NMOS管m5的源端；第三NMOS管m5、第五NMOS管m8和第四NMOS管m7的栅极连接，第三NMOS管m5、第五NMOS管m8和第四NMOS管m7的漏端连接并接地；第五NMOS管m8的源端与栅极连接，并接工作电压VDD；第三PMOS管m9和第四PMOS管m10的源端分别接第一PMOS管m3与第二PMOS管m4的栅极，第三PMOS管m9和第四PMOS管m10的栅极分别接控制信号ck2和控制信号ck1，其漏端分别接输出端out1和输出端out2；第五PMOS管m11和第六PMOS管m12的源端分别接输出端out1和输出端out2，其栅极分别接控制信号ck1和控制信号ck2，第五PMOS管m11和第六PMOS管m12的漏端相连接并接输出端out*；输出端out*分别与消零电阻Rz的一端和第七PMOS管m6的栅极连接；第七PMOS管m6的漏端与第四NMOS管m7的源端连接；消零电阻Rz的另一端通过补偿电容Cc输出电压OUT，补偿网络4还通过电容C1接地。
当ck1为高电平，ck2为低电平时，第三PMOS管m9和第六PMOS管m12导通，第四PMOS管m10和第五PMOS管m11截止，第三PMOS管m9的导通使得第二PMOS管m4和第一PMOS管m3构成镜像电流源作为差分放大器的负载，第二PMOS管m4复制第一PMOS管m3的电流，第六PMOS管m12的导通使得out2端接通输出端out*；当ck1为低电平，ck2为高电平时，第四PMOS管m10和第五PMOS管m11导通，第三PMOS管m9和第六PMOS管m12截止，第四PMOS管m10的导通使得第一PMOS管m3和第二PMOS管m4构成镜像电流源作为差分放大器的负载，第一PMOS管m3复制第二PMOS管m4的电流，第五PMOS管m11的导通使得out1端接通输出端out*。out*端后面连接的是第二级共源放大电路3(第七PMOS管m6)以及补偿网络4。
整个减小两级运算放大器输入失调电压电路结构的工作原理是：当ck1为高电平，ck2为低电平时，第三PMOS管m9、第六PMOS管m12、第七PMOS管m13和第十PMOS管m16导通，第四PMOS管m10、第五PMOS管m11，第八PMOS管m14和第九PMOS管m15截止，差分输入的正端ea2的值为输入信号in1，ea1的值为in2，差分的输出节点为out2。反之，当ck1为低电平，ck2为高电平时，第三PMOS管m9、第六PMOS管m12、第七PMOS管m13和第十PMOS管m16截止，第四PMOS管m10、第五PMOS管m11，第八PMOS管m14和第九PMOS管m15导通，差分输入的正端ea2的值为输入信号in2，ea1的值为in1，差分的输出节点为out1。
采用HSPICE基于0.5um混合信号模型对电路进行仿真，如图5所示，是传统两级运放电路和本发明两级运放电路的开环频率响应，由a图可以看出，传统两级运放电路的增益为84dB，相位裕度为76°；由b图可以看出，本发明运放电路的增益为84dB，相位裕度为60°；说明本发明运放电路的稳定性更好。
如图6所示，是传统两级运放电路和本发明两级运放电路的电源电压抑制比的仿真曲线，由a图可以看出，传统两级运放电路的PSRR为89.2dB，由b图可以看出，本发明运放电路的PSRR为90.88dB，说明本发明运放电路的电源抑制比略有提高，电源电压波动时对输出电压的影响很小。
如图7所示，是传统两级运放电路和本发明两级运放电路的共模输入范围(ICMR)的仿真曲线，由a图可以看出，传统两级运放电路的ICMR为1.3～2.9V；由b图可以看出，本发明运放电路的ICMR为1.2～2.9V。说明与传统两级运放电路相比，本发明运放电路的最小共模输入电压减小了，即增大了共模输入范围。
图8是传统两级运放电路和本发明两级运放电路的输入失调电压Vos的仿真曲线，其值是通过设置差动输入为零来测量的。由a图可以看出，传统两级运放电路的Vos为621.11mV；由b图可以看出，本发明运放电路的Vos约为417mV，图中的尖峰是由于开关的切换产生的。说明采用本发明的运放的输入失调电压减小了204mV。

Claims (3)

1.一种减小两级运算放大器输入失调电压的电路结构，其特征在于，包括交换控制电路(1)、第一级差分放大电路(2)、第二级共源放大电路(3)以及补偿网络(4)；交换控制电路(1)的输出端与第一级差分放大电路(2)的输入端连接，第一级差分放大电路(2)的输出端与第二级共源放大电路(3)的输入端连接，第二级共源放大电路(3)的输入端与输出端之间还连接有补偿网络(4)。
2.根据权利要求1所述的减小两级运算放大器输入失调电压的电路，其特征在于：所述的交换控制电路(1)由4个PMOS管构成，分别为：第七PMOS管(m13)、第八PMOS管(m14)、第九PMOS管(m15)和第十PMOS管(m16)；第七PMOS管(m13)和第八PMOS管(m14)的源端接输入信号in1，第九PMOS管(m15)和第十PMOS管(m16)的源端接输入信号in2；第八PMOS管(m14)和第九PMOS管(m15)的栅极分别接控制信号ck1，第七PMOS管(m13)和第十PMOS管(m16)的栅极分别接控制信号ck2；第八PMOS管(m14)和第十PMOS管(m16)的漏端相连接，其输出信号为ea1；第七PMOS管(m13)和第九PMOS管(m15)的漏端相连接，其输出信号为ea2。
3.根据权利要求1所述的减小两级运算放大器输入失调电压的电路，其特征在于：
所述第一级差分放大电路(2)包括第一NMOS管(m1)、第二NMOS管(m2)、第三NMOS管(m5)、第四NMOS管(m7)、第五NMOS管(m8)、第一PMOS管(m3)、第二PMOS管(m4)、第三PMOS管(m9)、第四PMOS管(m10)、第五PMOS管(m11)和第六PMOS管(m12)；
所述第二级共源放大电路(3)包括第七PMOS管(m6)；
所述补偿网络(4)包括串联的消零电阻(Rz)和补偿电容(Cc)；
第一PMOS管(m3)、第二PMOS管(m4)和第七PMOS管(m6)三者的源端相连接并接工作电压；第一PMOS管(m3)和第二PMOS管(m4)的栅极连接；第一PMOS管(m3)的漏端经过输出端out1与第一NMOS管(m1)的源端连接，第二PMOS管(m4)的漏端经过输出端out2与第二NMOS管(m2)的源端连接；第一NMOS管(m1)和第二NMOS管(m2)的栅极分别接交换控制电路(1)的输出信号ea1和交换控制电路(1)的输出信号ea2，第一NMOS管(m1)和第二NMOS管(m2)的漏端连接并同时与第三NMOS管(m5)的源端连接；第三NMOS管(m5)、第五NMOS管(m8)和第四NMOS管(m7)的栅极连接，第三NMOS管(m5)、第五NMOS管(m8)和第四NMOS管(m7)的漏端连接并接地；第五NMOS管(m8)的源端与栅极连接，并同时接工作电压；
第三PMOS管(m9)和第四PMOS管(m10)的源端分别接第一PMOS管(m3)与第二PMOS管(m4)的栅极，第三PMOS管(m9)和第四PMOS管(m10)的栅极分别接控制信号ck2和控制信号ck1，其漏端分别接输出端out1和输出端out2；第五PMOS管(m11)和第六PMOS管(m12)的源端分别接输出端out1和输出端out2，其栅极分别接控制信号ck1和控制信号ck2，第五PMOS管(m11)和第六PMOS管(m12)的漏端相连接并接输出端out*；输出端out*分别与消零电阻(Rz)的一端和第七PMOS管(m6)的栅极连接；第七PMOS管(m6)的漏端与第四NMOS管(m7)的源端连接；消零电阻(Rz)的另一端通过补偿电容(Cc)输出电压，补偿网络(4)还通过电容(C1)接地。
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