CN102122949A

CN102122949A - 一种闪存电路

Info

Publication number: CN102122949A
Application number: CN2011100575683A
Authority: CN
Inventors: 杨光军
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2011-03-10
Filing date: 2011-03-10
Publication date: 2011-07-13
Anticipated expiration: 2031-03-10
Also published as: CN102122949B

Abstract

一种闪存电路，至少包括***电路和行译码电路，其中所述行译码电路包括电平移位电路、字线选择电路以及驱动锁存电路，其中所述电平移位电路包括：第一上拉MOS管和第二上拉MOS管，第一下拉MOS管和第二下拉MOS管以及第一反相器，通过增大第一下拉MOS管和第二下拉MOS管的源极电压，使所述源极电压大于第一下拉MOS管和第二下拉MOS管的栅极电压；同时增大第一上拉MOS管和第二上拉MOS管的衬底电压，使所述衬底电压大于第一上拉MOS管和第二上拉MOS管的源极电压。本发明通过对现有闪存电路中的电平移位电路的改进，使得当闪存***处于待机时，可以减小流过MOS管的漏电电流，使MOS管不会受到高漏电流的损害。

Description

一种闪存电路

技术领域

本发明涉及闪存设计电路领域，特别涉及一种闪存电路。

背景技术

如图1所示，在现有的闪存1中主要包括***电路11、行译码电路12、列译码电路13以及存储阵列14。其中，所述***电路11分别与所述行译码电路12和所述列译码电路13相连接，所述行译码电路12和所述列译码电路13与存储阵列14相连接。进一步地，所述行译码电路12中还包括电平移位电路121，字线选择电路122以及驱动锁存电路123，其中所述电平移位电路121与后一级的字线选择电路122相连接，所述字线选择电路122与所述驱动锁存电路123相连接。具体地，所述电平移位电路类似于一个电压开关，输出互补的高电平信号和低电平信号，然后字线选择电路根据接收到的高电平信号或者低电平信号来选择相应的字线，并通过驱动锁存电路123驱动所述存储阵列14中相应的字线。具体地，可以参考中国专利申请号为201010161459.1公开了一种电压电平移位器的结构以及电压电平移位的方法。

参考图2示出了现有技术中电平移位电路的示意图。具体地，所述电平移位电路的接收端IN1接收包括高电平信号和低电平信号的输入信号，并在输出端A和输出端B输出具有电压电平互补的输出信号。

如图2所示，所述电平移位电路包括上拉MOS管101和102，下拉MOS管103和104以及第一反相器105，其中所述上拉MOS管101和102是P沟道型MOS管、所述下拉MOS管103和104是N沟道型MOS管。进一步地，所述上拉MOS管101和102的源极连接到电压ZVDD2上，所述上拉MOS管101和102的漏极与所述下拉MOS管103和104的漏极相连构成输出端A和输出端B，所述下拉MOS管103和104的源极接地。所述输入端IN1与所述下拉MOS管103的栅极相连，经过第一反相器105后与所述下拉MOS管104的栅极相连。

所述电平移位电路的工作原理如下：当所述输入端IN1的输入信号为高电平信号时，所述下拉MOS管103导通，将输出端B的输出信号下拉至0V(即接地)；接着使上拉MOS管102导通，将输出端A的输出信号上拉至ZVDD2；接着使上拉MOS管101截止，从而确保输出端B的输出信号为0V。

相反，当所述输入端IN1的输入信号为低电平信号时，所述下拉MOS管103截止，所述下拉MOS管104导通，将输出端A的输出信号下拉至0V(即接地)；接着使所述上拉MOS管101导通，将输出端B的输出信号上拉至ZVDD2；接着使所述上拉MOS管102截止，确保输出端A的输出信号为0V。

但是，在上述电平移位电路中，当各个MOS管在截止状态时，常常会发生较严重的漏电现象，从而对MOS管产生损害。目前，现有的技术中针对这一问题还没有较好的解决方案。

发明内容

本发明解决的问题是提供一种闪存电路，减小流过所述闪存电路中的电平移位电路的各个MOS管的漏电电流。

为解决上述问题，本发明提供一种闪存电路，至少包括***电路和行译码电路，其中所述行译码电路包括电平移位电路、字线选择电路以及驱动锁存电路，其中所述电平移位电路包括：第一上拉MOS管和第二上拉MOS管，第一下拉MOS管和第二下拉MOS管以及第一反相器，所述第一下拉MOS管的源极和所述第二下拉MOS管的源极分别连接于第一电压端和第二电压端，其中所述第一电压端的电压大于第一下拉MOS管的栅极电压，所述第二电压端的电压大于第二下拉MOS管的栅极电压；所述第一上拉MOS管的衬底和所述第二上拉MOS管的衬底分别连接于第三电压端和第四电压端，其中所述第三电压端的电压大于所述第一上拉MOS管的源极电压，所述第四电压端的电压大于所述第二上拉MOS管的源极电压。

可选地，所述电平移位电路中所述第一上拉MOS管和第二上拉MOS管的源极连接到第一工作电压端上，所述第一上拉MOS管的栅极连接到第二上拉MOS管的漏极，所述第二上拉MOS管的栅极连接到第一上拉MOS管的漏极；所述第一下拉MOS管的栅极连接到所述电平移位电路的输入端，所述第一上拉MOS管和第二上拉MOS管的漏极分别与所述第一下拉MOS管和第二下拉MOS管的漏极相连接构成两个输出端，所述第一反相器的输入端连接于所述第一下拉MOS管的栅极，输出端连接于所述第二下拉MOS管的栅极。

可选地，所述电平移位电路中所述第一电压端是所述第一反相器的输出端。

可选地，所述电平移位电路中所述第二电压端是所述第一反相器的输入端。

可选地，所述***电路至少包括电压调节电路，所述电压调节电路与第一工作电压端、第三电压端及第四电压端相连，所述电压调节电路产生所述第一工作电压端的电压、所述第三电压端的电压以及所述第四电压端的电压。

可选地，所述第三电压端的电压和所述第四电压端的电压相等。

可选地，所述电压调节电路包括多级电荷泵、单级电荷泵、比较控制器以及切换电路；所述单级电荷泵连接于所述多级电荷泵的输出端；所述比较控制器和单级电荷泵的输出端连接于所述切换电路的输入端；所述切换电路的输出端分别输出所述第一工作电压端的电压、所述第三电压端的电压以及所述第四电压端的电压。

可选地，所述电平移位电路中还包括供电电路，其中所述供电电路的输入端与***电路相连接，所述供电电路分别与所述第一上拉MOS管的漏极、所述第二上拉MOS管的漏极相连接、所述第一下拉MOS管的漏极、所述第二下拉MOS管的漏极相连接，向所述第一下拉MOS管和第二下拉MOS管输出第二工作电压。

可选地，所述供电电路包括第一高压管和第二高压管，其中所述第一高压管和第二高压管的栅极连接于所述供电电路的输入端、所述第一高压管和第二高压管的漏极分别与所述第一上拉MOS管和第二上拉MOS管的漏极相连接，所述第一高压管和第二高压管的源极分别与所述第一下拉MOS管和第二下拉MOS管的漏极相连接；所述第一下拉MOS管和第二下拉MOS管是低压管。

可选地，所述第一高压管和所述第二高压管是N沟道型MOS管。

可选地，所述电平移位电路中所述第一上拉MOS管和第二上拉MOS管是P沟道型MOS管，所述第一下拉MOS管和第二下拉MOS管是N沟道型MOS管。

与现有技术相比，本发明实施例具有以下优点：在现有闪存电路中的电平移位电路的基础上，通过增大第一下拉MOS管和第二下拉MOS管的源极电压，使所述源极电压大于栅极电压；同时增大第一上拉MOS管和第二上拉MOS管的衬底电压，使所述衬底电压大于源极电压。这样当上述任一个MOS管截止时，可以减小流过MOS管的漏电电流，使MOS管不会受到高漏电流的损害。

附图说明

图1是现有的闪存电路的结构示意框图；

图2是现有的电平移位电路的示意图；

图3是本发明提供的电平移位电路的第一实施例的示意图；

图4是本发明提供的电平移位电路的第二实施例的示意图；

图5是本发明所述闪存电路中***电路中的电压调节电路的示意框图。

具体实施方式

发明人发现在现有的行译码电路的电平移位电路中，当各个MOS管处于截止状态时，常常会发生较严重的漏电现象，使得所述MOS管受到高漏电流的损害。例如，参考图2所示的电平移位电路，当输入端IN1的输入信号是低电平信号时，下拉MOS管103的Vgs是0V，但是由于亚阈值漏电仍会产生漏电流流过所述下拉MOS管103。又例如，当输入端IN1的输入信号是高电平信号时，上拉MOS管101截止，但由于所述上拉MOS管的亚阈值漏电，仍会产生漏电电流流过所述上拉MOS管101。

因此，针对上述问题，发明人对现有电平移位电路中MOS管的连接方式做改变，将下拉MOS管源极连接到大于其栅极电压的电压端上、将上拉MOS管的衬底连接到大于其源极电压的电压端上，从而减小流过各个MOS管的漏电电流，减少整个闪存***在待机时的各个MOS管的功耗。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

首先，参考图5所示的闪存电路中***电路中的电压调节电路的示意框图。所述电压调节电路产生本发明实施例中所述电平移位电路所需的第一工作电压端的电压、第三电压端的电压以及第四电压端的电压。可选地，其中，所述第三电压端的电压和第四电压端的电压相等。具体地，在本发明的实施例中，所述第一工作电压端的电压为ZVDD2，所述第三电压端的电压和第四电压端的电压为ZVDD2_PLUS，并且所述ZVDD2_PLUS大于所述ZVDD2。具体地，如图5所示，所述电压调节电路包括多级电荷泵111、单级电荷泵112、比较控制器113以及切换电路114。其中，所述单级电荷泵112连接于所述多级电荷泵111的输出端、所述比较控制器113和单级电荷泵的输出端连接于所述切换电路114的输入端。然后，所述切换电路114的输出端分别输出所述电压ZVDD2_PLUS和所述电压ZVDD2。需要说明的是，所述电压ZVDD2是通过所述多级电荷泵111产生，所述电压ZVDD2_PLUS是通过所述多级电荷泵111和单级电荷泵112共同产生。

参考如图3所示的电平移位电路的第一实施例示意图。具体地，所述电平移位电路包括第一上拉MOS管101、第二上拉MOS管102、第一下拉MOS管103、第二下拉MOS管104以及第一反相器105。可选地，所述第一上拉MOS管101和第二上拉MOS管102是P沟道型MOS管，所述第一下拉MOS管103和第二下拉MOS管104是N沟道型MOS管。

所述第一上拉MOS管101和第二上拉MOS管102的源极连接到第一工作电压端上，所述第一工作电压端的电压为ZVDD2。所述第一上拉MOS管101的栅极连接到第二上拉MOS管102的漏极，所述第二上拉MOS管102的栅极连接到第一上拉MOS管101的漏极，所述第一下拉MOS管103和第二下拉MOS管104的栅极连接到输入端IN1，所述第一上拉MOS管101和第二上拉MOS管102的漏极分别与所述第一下拉MOS管103和第二下拉MOS管104的漏极相连接构成两个输出端A和B，所述第一反相器105的输入端连接于所述第一下拉MOS管103的栅极，输出端连接于所述第二下拉MOS管104的栅极。

与现有的电平移位电路不同的是，所述第一下拉MOS管103的源极连接到第一电压端，在本实施例中即所述第一反相器105的输出端，与所述第二下拉MOS管104的栅极相连接。所述第二下拉MOS管104的源极连接到第二电压端，在本实施例中即所述第一反相器105的输入端，与所述第一下拉MOS管103的栅极相连接。在所述第一上拉MOS管101和所述第二上拉MOS管102的衬底分别连接于第三电压端和第四电压端，在本实施例中，所述第三电压端的电压和所述第四电压端的电压相等，即***电路中所述电压调节电路产生的ZVDD2_PLUS。可选地，所述第一工作电压端的电压ZVDD2为2.5V，所述第三电压端的电压和所述第四电压端的电压ZVDD2_PLUS为3.6V。

所述电平移位电路的工作原理如下：1)当所述输入端IN1的输入信号为低电平信号时，所述第一下拉MOS管103截止，所述输入信号经过第一反相器105后变为高电平信号，所述第二下拉MOS管104导通，此时输出端A的输出信号为低电平。接着，由于所述输出端A的输出信号为低电平，因此所述第一上拉MOS管101导通，此时所述输出端B的输出信号为高电平ZVDD2，这样所述第二上拉MOS管102截止，保持所述输出端A的输出信号为低电平。

与现有的电平移位电路相比，由于所述第一下拉MOS管103的源极连接在所述第一反相器105的输出端，与所述第二下拉MOS管104的栅极相连接，因此当所述输入端IN1的输入信号为低电平时，所述第一下拉MOS管103的源极为高电平电压，那么第一下拉MOS管103的Vgs(栅源电压)为负电压，这样可以减小流过所述第一下拉MOS管103的漏电电流。

另一方面，由于在所述第二上拉MOS管102的衬底上连接到第四电压端，所述第四电压端的电压ZVDD2_PLUS大于所述第一工作电压端的电压ZVDD2。因此，当所述第二上拉MOS管102截止时，由于所述第四电压端的电压ZVDD2_PLUS大于所述第一工作端的电压ZVDD2，这样可以减小流过所述第二上拉MOS管102的漏电电流。

2)当所述输入端IN1的输入信号为高电平电压时，所述第一下拉MOS管103导通，所述输入信号IN1经过第一反相器105后变为低电平信号，所述第二下拉MOS管104截止，此时所述输出端B的输出信号为低电平。接着，由于所述输出端B的输出信号为低电平，因此所述第二上拉MOS管102导通，此时所述输出端A的输出信号为高电平ZVDD2，这样所述第一上拉MOS管101截止，保持所述输出端B的输出信号为低电平。

与现有的电平移位电路相比，由于所述第二下拉MOS管104的源极连接在所述第一反相器105的输入端，与所述第一下拉MOS管103的栅极相连接，因此当加在所述第一下拉MOS管103的栅极电压为高电平信号时，所述第二下拉MOS管104的源极为高电平电压，那么所述第二下拉MOS管104的Vgs(栅源电压)为负电压，这样可以减小流过所述第二下拉MOS管104的漏电电流。

另一方面，由于在所述第一上拉MOS管101的衬底上连接第三电压端，所述第三电压端的电压ZVDD2_PLUS大于所述第一工作电压端的电压ZVDD2。因此，当所述第一上拉MOS管101截止时，由于所述第三电压端的电压ZVDD2_PLUS大于所述第一工作端的电压ZVDD2，这样可以减小流过所述第一上拉MOS管101的漏电电流。

需要说明的是，在实施例一中，由于在所述电平移位电路中，所述第一工作电压ZVDD2是高电压(2.5V)，因此所述第一上拉MOS管101、所述第二上拉MOS管102、所述第一下拉MOS管103以及所述第二下拉MOS管104都是高压管。但是使用高压管具有一定的缺陷，因为高压管所占的电路面积较大、而且通常需要较高的工作电压来驱动高压管进入工作状态，因此针对上述问题，发明人还提供了进一步改进的技术方案，具体如下：

参考图4所示的电平移位电路的第二实施例示意图。所述电平移位电路在图3的基础上增加了供电电路106，所述供电电路106用于向所述第一下拉MOS管103和所述第二下拉MOS管104提供第二工作电压。具体地，所述供电电路106的输入端IN2与***电路11相连接，所述供电电路106分别与所述第一上拉MOS管101的漏极、所述第二上拉MOS管102的漏极相连接、所述第一下拉MOS管103的漏极、所述第二下拉MOS管104的漏极相连接，向所述第一下拉MOS管103和第二下拉MOS管104输出第二工作电压。

在本实施例中，可选地，所述供电电路106包括第一高压管1061和第二高压管1062，可选地，其中所述第一高压管1061和所述第二高压管1062是N沟道型MOS管。其中，所述第一高压管1061的栅极是所述供电电路106的输入端、所述第一高压管1061和所述第二高压管1062的栅极连接于所述供电电路106的输入端、所述第一高压管1061和所述第二高压管1062的漏极分别与所述第一上拉MOS管101和所述第二上拉MOS管102的漏极相连接，所述第一高压管1061和所述第二高压管1062的源极分别与所述第一下拉MOS管103和第二下拉MOS管104的漏极相连接。

具体地，所述供电电路106的输入端IN2接收来自***电路11上的电压VB(未示出)，所述电压VB可供所述第一高压管1061和第二高压管1062工作。其中，所述电压VB至少大于所述第一高压管1061和第二高压管1062的阈值电压Vt，可选地，在本实施例中，所述电压VB为VDD+Vt，其中所述VDD为1.8V。然后，通过所述供电电路106分别向所述第一下拉MOS管103和所述第二下拉MOS管104提供第二工作电压，在本实施例中，所述第二工作电压为VDD。需要说明的是，由于所述电压VB也是闪存***在待机时的所需电压，所以不会增加额外的面积。

与实施例一不同的是，由于通过所述供电电路106为所述第一下拉MOS管103和第二下拉MOS管104提供的第二工作电压为低电压，这样所述第一下拉MOS管103和第二下拉MOS管104可以使用低压管。这样改进的好处在于，由于低压管的面积较高压管的面积更小，因此很大程度上减小所述电平移位电路的尺寸。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims

1.一种闪存电路，至少包括***电路和行译码电路，其中所述行译码电路包括电平移位电路、字线选择电路以及驱动锁存电路，其中所述电平移位电路包括：第一上拉MOS管和第二上拉MOS管，第一下拉MOS管和第二下拉MOS管以及第一反相器，其特征在于，所述第一下拉MOS管的源极和所述第二下拉MOS管的源极分别连接于第一电压端和第二电压端，其中所述第一电压端的电压大于第一下拉MOS管的栅极电压，所述第二电压端的电压大于第二下拉MOS管的栅极电压；所述第一上拉MOS管的衬底和所述第二上拉MOS管的衬底分别连接于第三电压端和第四电压端，其中所述第三电压端的电压大于所述第一上拉MOS管的源极电压，所述第四电压端的电压大于所述第二上拉MOS管的源极电压。

2.根据权利要求1所述的闪存电路，其特征在于，所述电平移位电路中所述第一上拉MOS管和第二上拉MOS管的源极连接到第一工作电压端上，所述第一上拉MOS管的栅极连接到第二上拉MOS管的漏极，所述第二上拉MOS管的栅极连接到第一上拉MOS管的漏极；所述第一下拉MOS管的栅极连接到所述电平移位电路的输入端，所述第一上拉MOS管和第二上拉MOS管的漏极分别与所述第一下拉MOS管和第二下拉MOS管的漏极相连接构成两个输出端，所述第一反相器的输入端连接于所述第一下拉MOS管的栅极，输出端连接于所述第二下拉MOS管的栅极。

3.根据权利要求1所述的闪存电路，其特征在于，所述电平移位电路中所述第一电压端是所述第一反相器的输出端。

4.根据权利要求1所述的闪存电路，其特征在于，所述电平移位电路中所述第二电压端是所述第一反相器的输入端。

5.根据权利要求1或2所述的闪存电路，其特征在于，所述***电路至少包括电压调节电路，所述电压调节电路与第一工作电压端、第三电压端及第四电压端相连，所述电压调节电路产生所述第一工作电压端的电压、所述第三电压端的电压以及所述第四电压端的电压。

6.根据权利要求5所述的闪存电路，其特征在于，所述第三电压端的电压和所述第四电压端的电压相等。

7.根据权利要求5所述的闪存电路，其特征在于，所述电压调节电路包括多级电荷泵、单级电荷泵、比较控制器以及切换电路；所述单级电荷泵连接于所述多级电荷泵的输出端；所述比较控制器和单级电荷泵的输出端连接于所述切换电路的输入端；所述切换电路的输出端分别输出所述第一工作电压端的电压、所述第三电压端的电压以及所述第四电压端的电压。

8.根据权利要求2所述的闪存电路，其特征在于，所述电平移位电路中还包括供电电路，其中所述供电电路的输入端与***电路相连接，所述供电电路分别与所述第一上拉MOS管的漏极、所述第二上拉MOS管的漏极相连接、所述第一下拉MOS管的漏极、所述第二下拉MOS管的漏极相连接，向所述第一下拉MOS管和第二下拉MOS管输出第二工作电压。

9.根据权利要求8所述的闪存电路，其特征在于，所述供电电路包括第一高压管和第二高压管，其中所述第一高压管和第二高压管的栅极连接于所述供电电路的输入端、所述第一高压管和第二高压管的漏极分别与所述第一上拉MOS管和第二上拉MOS管的漏极相连接，所述第一高压管和第二高压管的源极分别与所述第一下拉MOS管和第二下拉MOS管的漏极相连接；所述第一下拉MOS管和第二下拉MOS管是低压管。

10.根据权利要求9所述的闪存电路，其特征在于，所述第一高压管和所述第二高压管是N沟道型MOS管。

11.根据权利要求1所述的闪存电路，其特征在于，所述电平移位电路中所述第一上拉MOS管和第二上拉MOS管是P沟道型MOS管，所述第一下拉MOS管和第二下拉MOS管是N沟道型MOS管。