CN102096579B

CN102096579B - 一种嵌入式自适应模糊微处理器的组成与结构

Info

Publication number: CN102096579B
Application number: CN 200910227187
Authority: CN
Inventors: 陈罡; 陈书开
Original assignee: Individual
Current assignee: Individual
Priority date: 2009-12-11
Filing date: 2009-12-11
Publication date: 2013-10-16
Anticipated expiration: 2029-12-11
Also published as: CN102096579A

Abstract

本发明提供一种嵌入式自适应模糊微处理器的电路结构及运算方法。该微处理器由模糊逻辑功能部件和二值逻辑功能部件结合而成。它主要包括自适应算术逻辑运算器、通用/专用寄存器组、控制器、定时器/计数器、Cache(或EPROM)、程序计数器、数模转换器、判别寄存器、比较器、控制门及脉冲源/启停/分频电路等有关功能部件。该嵌入式自适应模糊微处理器既可直接对任意R进制数据进行加、减法算术运算，又可直接对任意R值数据进行逻辑运算，还可直接对任意模拟信号进行加减运算和逻辑运算。

Description

一种嵌入式自适应模糊微处理器的组成与结构

【技术领域】

本发明涉及一种嵌入式自适应模糊微处理器的组成与结构，及其所需的自适应算术逻辑运算器及一些基本模糊逻辑电路，更特别的是涉及适应任意进制加、减运算的方法。

【背景技术】

现在一般的微处理器，采用的都是二值逻辑，而外部输入的却多为非二值码信号，如十进制数据信号和模拟信号等。非二值码信号需要转换为二值码信号后才能送入微处理器进行处理，经微处理器处理后的二值码信号又要转换为符合外部需要的信号输出。这样，信号反复转换需要时间，不仅降低了微处理器的工作效率，且有些应用问题使用二值逻辑是不容易解决的。如人类在现实世界中的思维活动更多的是要在不确定性模糊信息的环境中做出合理的判断，二值逻辑难以描述和处理现实世界中许多模糊性的对象。为了使微处理器能更好地模仿人类的思维规律进行工作，更客易实现人工智能、模式识别、语音识别和过程控制等功能，就需要有新的、简单的方法去面对挑战。就必须对微处理器理论和结构进行根本改进，应用模糊逻辑技术则是一种较好的选择。

模糊逻辑已在许多领域中获得了应用，但模糊硬件的研制却远远滞后于模糊逻辑的应用。模糊硬件的研制是模糊逻辑研究领域中的一个重要分支。研制模糊电路及模糊功能部件以满足应用的需要。模糊逻辑是运用无穷连续值的集合，这种无穷连续值的集合，也称为连续逻辑。所以，模糊逻辑电路和连续逻辑电路属于同一类逻辑电路，它们无本质区别。这样可借助研究连续逻辑电路的方法来研究模糊逻辑电路。模糊逻辑电路是介于模拟电路和数字电路之间的另一类功能电路，它具有处理模拟信号和数字信号的双重特性。

利用模糊逻辑电路这一双重特性，采用模糊逻辑电路和其功能部件构成模糊逻辑***。使之具有既可以直接处理任意进制数字信号，又可以直接处理任意模拟信号。从而可以有效的发挥模糊逻辑的特性，以满足人工智能、模式识别、语音识别和过程控制的需要。使人工智能、模式识别、语音识别和过程控制的实现变得更容易、更简便，其性能更理想、更可靠。

【发明内容】

本发明主要目的是为了提供一种嵌入式自适应模糊微处理器的组成与结构。本发明的一个更深远的目的是所提供的适应任意进制加、减运算的方法，不仅可作为电子自适应全加器、全减器设计和多值全加器、全减器设计的依据，还可作为非电子全加器、全减器设计的依据，且可大大提高设计工作效率。本发明的嵌入式自适应模糊微处理器不仅可直接对任意R进制数进行运算和对任意值逻辑进行运算，而还可直接对任意连续模拟信号进行运算。

本发明提供自适应全加器的一种通用运算方法和自适应全减器的一种通用运算方法。在自适应全加器的实施方法中，采用传递进位控制信号U_C0代替传递进位C_i的方法。这种方法相对于直接传递进位C_i来说，这种方法既便于实施。在全减器实施例中对有关借位C_ji也是采用传递借位控制信号来代替C_ji。

本发明的嵌入式自适应模糊微处理器中，采用专用数据交换寄存器与D/A相结合，为自适应算术逻辑运算器(ALU)提供符合实际要求的进位C输入电位。另外，对ALU的输出结果采用比较器等硬件进行判断。

本发明还提供了用来组成嵌入式自适应模糊微处理器所需的一系列由MOS管构成的基本模糊逻辑单元电路，如模糊逻辑阈门电路、可变窗口模糊逻辑阈非门、模糊逻辑取小门电路、模糊逻辑取大门电路、模糊逻辑加法电路、模糊逻辑减法电路、模糊逻辑非门电路等基本电路。它们已具有功能完备系，可以满足用来构成任意功能模糊逻辑***的需要，为实施嵌入式自适应模糊微处理器提供了可靠的保障。

本发明的其他益处和更深远的目的，对于该领域的专业技术人员来说是显而易见的。

【附图说明】

为了更好地理解本发明，提供本申请的嵌入式自适应模糊微处理器的有关功能部件的逻辑结构图及其所需的各逻辑门电路原理图。在附图中：

图1示出根据本发明的一种嵌入式自适应模糊微处理器的结构框图

图2示出根据本发明的一个自适应算术逻辑运算器的逻辑结构图。

图3示出根据本发明的一个自适应全加器的逻辑结构图。

图4示出根据本发明的一个自适应全减器的逻辑结构图。

图5示出根据本发明的模糊逻辑阈门电路原理图。

图6示出根据本发明的模糊逻辑可变窗口阈非门电路原理图。

图7示出根据本发明的模糊逻辑取小门电路原理图之一。

图8示出根据本发明的模糊逻辑取小门电路原理图之二。

图9示出根据本发明的模糊逻辑取大门电路原理图之一。

图10示出根据本发明的模糊逻辑取大门电路原理图之二。

图11示出根据本发明的模糊逻辑加法电路原理图。

图12示出根据本发明的模糊逻辑减法电路原理图。

图13示出根据本发明的模糊逻辑非门电路原理图之一。

图14示出根据本发明的模糊逻辑非门电路原理图之二。

【具体实施方式】

本发明的嵌入式自适应模糊微处理器采用模糊逻辑电路和二值逻辑电路结合而成。凡是任意R进制数据信号或模拟信号要经过的部件均采用模糊逻辑电路构成，若单独只有二值信号要通过的部件则采用二值逻辑电路构成。在图1示出的嵌入式自适应模糊微处理器中，除自适应算术逻辑运算器ALU、阈门、D/A1、D/A2和控制门①～③以外，其余各功能部件均为二值逻辑部件。

图2是本发明提供的自适应算术逻辑运算器结构图。它主要由自适应全加器和自适应全减器及一些逻辑运算电路构成。当E端为高电平时，进行算术运算：若I₂I₁I₀＝HHH时，进行加法运算，即F＝A加B；若I₂I₁I₀＝HHL时，进行减法运算，即F＝A减B。当E端为低电平时，进行逻辑运算：

若I₂I₁I₀＝HHH时，进行取大运算，即F＝A∨B

若I₂I₁I₀＝HHL时，进行取大非运算，即F＝(A∨B)非

若I₂I₁I₀＝HLH时，进行取小运算，即F＝A∧B

若I₂I₁I₀＝HLL时，进行取小非运算，即F＝(A∧B)非

若I₂I₁I₀＝LHH时，进行阈运算，即F＝A⊙B

若I₂I₁I₀＝LHL时，进行阈非运算，即F＝(A⊙B)非

若I₂I₁I₀＝LLH时，进行A非运算，即F＝A非

若I₂I₁I₀＝LLL时，进行B非运算，即F＝B非

图3是本发明提供的一个自适应全加器逻辑结构图。图中将输入端A_i的电平与输入的进位控制信号U_Ci在模糊逻辑阈门G0中进行比较，当A_i＝U_Ci时，门G0输出为最高电平，否则门G0输出为最低电平。门G0的输出送到二值与门G1的一个输入端，门G1的另一个输入是U_Ci，只有当门G1的两个输入均为高电平时，门G1的输出才为高电平。门G1的输出分三路传送，一路送到二值逻辑或门G2作为进位控制信号U_C0输出，另一路送到模糊逻辑取小门G12。若当门G1输出为最高电平时，就让加数B_i通过门G12送到模糊逻辑取大门G15作为全加和数S_i输出，此时门G2输出的进位控制信号U_C0为高电平。同时门G1输出的高电平经二值逻辑非门G11取反后将模糊逻辑取小门G13、门G14封锁。此时除B_i以外，其他电路的运行的状态信息均不会被送到门G15的输入端，也就是说不会影响运算结果，而且此时比较电路G6(采用模糊逻辑比较器电路)的输出为何种状态都不会影响到门G2输出的最高电平。从而实现了全加器运算方法的①当(A_i+C_i-1)大于R-1，即(A_i+C_i-1)＝基数R时，全加和S_i＝B_i，产生进位C_i＝1。

当输入的进位控制信号U_Ci为高电平时，模糊逻辑取小门G3输出1电平，相当于C_i-1＝1；当输入的进位控制信号U_Ci为低电平时，模糊逻辑取小门G3输出0电平，相当于C_i-1＝0。门G3的输出送到模糊逻辑加法电路G5与加数A_i相加，即在门G5中完成(A_i+C_i-1)的运算。门G5的输出的运算结果分别送到模糊逻辑比较电路G6、模糊逻辑加法电路G7和模糊逻辑减法电路G9。加数B_i通过模糊逻辑非门G4取反后送到模糊逻辑比较电路G6和模糊逻辑加法电路G8。(A_i+C_i-1)与B_i的反码在门G6中进行比较。

当(A_i+C_i-1)小于或等于B_i的反码时，门G6输出最低电平，门G6输出分别连接到二值逻辑或门G2、二值逻辑非门G10和模糊逻辑取小门G14。门G6的输出经门G10取反后开启门G13。将在模糊逻辑加法电路G7中完成(A_i+C_i-1)+B_i的运算结果作为全加和S_i通过门G13再经门G15输出。此时门G1输出也为最低电平，所以门G2输出的进位控制信号U_C0为低电平，表示无进位。从而实现了全加器运算方法的②当(A_i+C_i-1)小于或等于B_i的反码时，全加和S_i＝(A_i+C_i-1)+B_i，此时无进位C_i＝0。

当(A_i+C_i-1)大于B_i的反码时，门G6则输出高电平，开启门G14，同时通过门G10反相后关闭门G13，门G1输出的低电平将门G12关闭。与此同时门G8完成对B_i的反码加1，使之变为B_i的补码，在门G9中完成(A_i+C_i-1)-B_i补的运算，并将其结果作为全加和S_i通过门G14再经门G15输出。由于门G6输出为高电平，所以门G2输出的进位控制信号U_C0也为高电平，表示有进位。从而实现了全加器运算方法的③当(A_i+C_i-1)大于B_i的反码时，全加和S＝(A_i+C_i-1)-B_补，进位C_i＝1。上述操作实际是并行进行的。

图4是本发明提供的一个自适应全减器逻辑结构图。图中将输入端A_i电平与0电平在模糊逻辑阈门G16中进行比较，当A_i＝0时，门G16输出为最高电平，否则门G16输出为最低电平。门G16的输出送到二值与门G17的一个输入端，门G17的另一个输入是U_ji，只当门G17的两个输入均为高电平时，门G17的输出才为高电平。门G17的输出分三路传送，一路送到二值逻辑或门G18作为借位控制信号C_jo输出，另一路送到模糊逻辑取小门G28。若当门G17输出为最高电平时，就让经门G20传送的减数B_i的反码通过门G28送到模糊逻辑取大门G31作为本位差数D_i输出，此时门G18输出的借位控制信号C_jo为高电平。同时门G17输出的高电平经二值逻辑非门G27取反后将模糊逻辑取小门G29、门G30封锁。此时除B_i的反码以外，其他电路的运行结果均不会送到门G31的输入端，也就是说不会影响运算结果，而且此时比较电路G22(采用模糊逻辑比较器电路)的输出为何种状态都不会影响到门G18输出的最高电平。从而实现了全减器运算方法的①当A_i＝0，C_ji-1＝1时，本位差数D_i＝B_i的反码，需向高位借位，C_ji＝1，即借位控制信号U_jo为高电平。

当输入的借位控制信号U_ji为高电平时，模糊逻辑取小门G19输出1电平，相当于C_ji-1＝1；当输入的进位控制信号U_ji为低电平时，模糊逻辑取小门G19输出0电平，相当于C_ji-1＝0。门G19的输出送到模糊逻辑减法电路G21，在门G21中完成(A_i-C_ji-1)的运算。门G21的输出的运算结果分别送到模糊逻辑比较电路G22、模糊逻辑减法电路G23和模糊逻辑加法电路G25。(A_i-C_ji-1)的运算结果与B_i在门G22中进行比较。

当(A_i-C_ji-1)大于或等于B_i时，门G22输出最高电平。门G22输出分别连接到二值逻辑非门G26和模糊逻辑取小门G29。门G22的输出开启门G29。将在模糊逻辑减法电路G23中完成(A_i-C_ji-1)-B_i的运算结果作为本位差数D_i通过门G29再经门G31输出。此时门G17输出和门G26输出均为最低电平，所以门G18输出的借位控制信号C_jo为低电平，表示无借位。从而实现了全减器运算方法的②当(A_i-C_ji-1)大于或等于B_i时，本位差数D_i＝(A_i-C_ji-1)-B_i，C_ji＝0，即借位输出控制信号U_jo为0电平。

当(A_i-C_ji-1)小于B_i时，门G22则输出最低电平，关闭门G29，同时通过门G26反相开启门G30，门G17输出的低电平将门G28关闭。减数B_i通过模糊逻辑非门电路门G20取反后送到模糊逻辑加法电路G24，在门G24完成对B_i的反码加1，使之变为B_i的补码，在模糊逻辑加法电路G25中完成(A_i-C_ji-1)+B_i补的运算，并将其结果作为本位差数D_i通过门G30再经门G31输出。由于门G26输出为高电平，所以门G18输出的借位控制信号U_jo也为高电平，表示有借位。从而实现了全减器运算方法的③当(A_i-C_ji-1)小于B_i时，本位差数D_i＝(A_i-C_ji-1)+B_补，C_ji＝1，即借位控输出制信号U_jo为高电平。上述操作是并行进行的。

图5示出的模糊逻辑阈门电路，它由6个MOS管M1管～M6管、一个三极管T和一个二极管D构成。其中M1管、M2管构成输入电路，M3管为其负载。三极管、M1管～M3管和二极管构成输出电路。二极管起到电阻的作用，反向电阻很大。阈门有V_A和V_B两个输入端，VO为输出端。当两个输入端电平V_A＝V_B时，M1管、M2管均截止，三极管T截止，M5管导通，M6管截止，此时输出VO≈V_DD。当两个输入端电平V_A≠V_B时，M1管、M2管两管中就有一个导通，另一个截止，三极管和M4管新导通，M5管截止，M6管导通，此时输出VO≈0电位。从而实现了阈逻辑运算。

图6示出的是模糊逻辑可变窗口阈非门电路。它由6个MOS管M1管～M6管、一个三极管T组成，M1管、M2管和M5管组成输入电路，M3管、M4管、M6管和晶体管T组成有源负载。它有V_A、V_B、V_C三个输入端，一个VO输出端。当其中两个输入端电平V_A＝V_B时，此时输出VO≈0电位。当其中两个输入端电平V_A≠V_B时，此时输出VO≈V_DD电位。从而实现了可变窗口阈非逻辑运算，V_C为窗口宽度。

图7示出的是五输入端模糊逻辑取小门。电路结构简单，输入端数不受限制，该图电路可实现V₀＝V_A∧V_B∧V_C∧V_D∧V_E的取小运算。图8示出的是三输入端取小门电路。图中N沟道增强型负载管M4管、M5管和M6管是串联的，P沟道增强型驱动管M1管、M2管和M3管是并联的。V_A、V_B和V_C为输入端，V₀为输出端。若当V_A＝V_B＝V_C，且均从0V逐渐连续升至电路最高电压，M1管、M2管和M3管从饱和导通逐渐趋向截止，而M4管、M5管和M6管则逐渐从截止趋向饱和导通，输出V₀也跟随输入端从0V逐渐连续升至电路最高电压。当某一端输入电压低于其他端输入电压时，输出V₀则为输入端中的最低输入电压。实现了V₀＝V_A∧V_B∧V_C的取小运算。

图9示出的是模糊逻辑取大门电路之一，它有四输入端。图中N沟道增强型负载管M1管～M4管是并联的，P沟道增强型驱动管M5管～M8管是串联的。V_A、V_B、V_C和V_D为输入端，V₀为输出端。若当V_A＝V_B＝V_C＝V_D，且输入信号电压均从0V逐渐连续升至电源电压值，M1管～M4管从截止逐渐趋向饱和导通，而M5管～M8管则从饱和导通逐渐趋向截止，输出电压V₀也跟随输入信号电压从0V逐渐连续升至电源电压值。当某一端输入信号电压高于其他端输入信号电压时，输出V₀则等于输入端中的最高输入信号电压。从而实现了V₀＝V_A∨V_B∨V_C∨V_D的取大运算。图10示的是取大门电路之二，它有两个输入端，可实现V₀＝V_A∨V。

图11示出的是加法电路。M1管～M4管构成差分电路。M6管、M7管和电阻R1、R2构成输入电路，要求M6管和M7管两管参数对称，R1＝R2，其阻值较小。V_A和V_B为加法电路输入端。M5管为输出管，V₀为输出端。M8管、M9管和二极管D1、D2均起电阻的作用。该加法电路可实现V₀＝V_A+V_B。

图12示出的是减法电路。M1管～M4管构成差分电路。M6管和M7管构成V_A输入电路，M8管、M9管构成V_B输入电路。M5管为输出管，V₀为输出端。M6管～M9管和二极管D1、D2均起电阻的作用。该电路可实现V₀＝V_A-V_B。

图13示出的是模糊逻辑非门电路之一。该电路采取“截曲取直”的方法。若电源为V_DD，当输入端信号电压V_A从0V连续线性变到V_DD时，从M1管和M4管对管的输出信号电压的变化则可分为两段，一段从V_DD连续变到V_DD/2是直线性变化段，且符合V_A取反的关系，另一段从V_DD/2开始则是曲线变化段，它不是从V_DD/2线性变到0V，而是从V_DD/2非线性变到某一电压值，这段不符合V_A取反的关系；输入信号电压保持不变，若从M2管和M5管对管输出信号电压的变化也可分为两段，一段从某一电压值变到V_DD/2是曲线性变化段，这段不符合V_A取反的关系，但从V_DD/2开始线性变到0V则是直线段，这段符合V_A取反的关系。M3管和M6管对管的作用就是把这两个对管的曲线性部分截去，将两者的直线性部分组合在一起。从而实现V₀＝V_A非运算。

图14示出的是模糊逻辑非门电路之二。它是在图13所示的减法电路基础上实现的，将减法电路的V_A输入端连接到电源V_DD，将它的V_B输入端改为V_A输入端，便成了非门电路。可实现V₀＝V_A非运算。

本发明提供的实施例仅仅是示例性并不对本发明构成限制。正如权利要求书中提出的，所有替代方式都被包含在本发明的范畴内。

Claims

1.一种嵌入式自适应模糊微处理器，其特征是：

该嵌入式自适应模糊微处理器的组成，它由模糊逻辑功能部件和二值逻辑功能部件结合而成，包括：1位或多位自适应算术逻辑运算器ALU、控制器、程序计数器PC、通用寄存器组、专用寄存器组、定时计数器、数模转换器D/A1和D/A2、控制门、判别寄存器RF1和RF2、比较器、脉冲源启停分频电路、高速缓冲存储器Cache或EPR0M、地址总线AB、数据总线DB、控制总线CB功能部件，专用数据交换寄存器将来自Cache或EPROM的二进制数据分别送到D/A1和D/A2进行转换，D/A1的输出经控制门①送到ALU的A输入端，ALU的A端的另一路输入来自控制门②的输出，处理器外部A端的输入送到控制门②的输入端，处理器外部的B端输入直接送到ALU的B输入端，D/A2的输出直接送到ALU的进位C输入端，为ALU提供不同的进位C电平，ALU的输出一路经控制门③送到处理器的Fo输出端，ALU输出的另一路直接送到比较器的一个输入端，与判别寄存器RF1送来的数据在比较器中进行比较，比较器的比较结果输出一路送到处理器的Zo输出端，另一路则经判别寄存器RF2送到通用寄存器中；

该嵌入式自适应模糊微处理器适应任意R进制加法运算的方法，包括：①当(A_i+C_i-1)大于R-1，即(A_i+C_i-1)＝基数R时，本位和数S_i＝B_i，C_i＝1；②当(A_i+C_i-1)小于或等于B_i的反码时，本位和数S_i＝(A_i+C_i-1)+B_i，C_i＝0；③当(A_i+C_i-1)大于B_i的反码时，本位和数S_i＝(A_i+C_i-1)-B_i补，C_i＝1，其中R为基数，A_i和B_i分别为被加数和加数、B_i补为B_i的补码、C_i-1为来自低位的进位、S_i为本位和数、C_i为产生向高位的进位，其实现方法，既可用电压型电路实现，也可用电流型电路实现，还可用非电子技术实现；

该嵌入式自适应模糊微处理器适应任意R进制减法运算的方法，包括：①当A_i＝0，C_ji-1＝1时，本位差数D_i＝R-1-B_i，即D_i＝B_i的反码，C_ji＝1；②当(A_i-C_ji-1)大于或等于B_i时，本位差数D_i＝(A_i-C_ji-1)-B_i，C_ji＝0；③当(A_i-C_ji-1)小于B_i时，本位差数D_i＝(A_i-C_ji-1)+B_i补，C_ji＝1；其中R为基数，A_i和B_i分别为被减数和减数、B_i补为B_i的补码、C_ji-1为来自低位的借位、D_i为本位差数、C_ji为向高位的借位，实现方法，可用电压型电路实现，也可用电流型电路实现，还可用非电子技术实现；

自适应算术逻辑运算器ALU的结构：由自适应全加器Q1、自适应全减器Q2、模糊逻辑取大门G32、门G52、门G53和门G56，模糊逻辑取小门G33和门G40～门G51，模糊逻辑阈门G34，模糊逻辑阈非门G35，模糊逻辑非门G54，二值逻辑非门G36～门G39，二值逻辑或门G55电路构成，U_Ci为进位和借位控制输入端，C_i-1为进位、借位数值输入端，A_i和B_i分别为两个任意R进制数值数据或两个任意值逻辑数据输入端，E端为使能端，当E端为高电平时，自适应算术逻辑运算器进行算术加减运算，当E端为低电平时，则进行逻辑运算，I₂I₁I₀组合状态决定自适应算术逻辑运算器的运算功能，U_C0为进位、借位控制输出端，F_o为运算结果输出端，ALU可以扩展；

自适应算术逻辑运算器ALU中各部件彼此间的连接关系：进位、借位控制输入U_Ci端连接全加器Q1的U_Ci端和全减器Q2的U_ji端，进位、借位数值输入C_i-1端连接全加器Q1的C_i-1端和全减器Q2的C_ji-1端，A_i和B_i端分别连接全加器Q1的A、B端和全减器Q2的A、B端以及门G32～门G35门的输入端，A_i还与门G50的输入端相连，B_i还与门G51的输入端相连，Q1的U_C0输出端连接到门G40的一个输入端，Q1的S_i输出端连接到门G41的一个输入端，Q2的U_j0输出端连接到门G42的一个输入端，Q2的D_i输出端连接到门G43的一个输入端，门G32的输出连接到门G44的一个输入端和门G48的一个输入端，门G33的输出连接到门G45的一个输入端和门G49的一个输入端，门G34的输出连接到门G46的一个输入端，门G35的输出连接到门G47的一个输入端，I₂端连接到门G36的输入以及门G40～门G45的输入和门G48、门G51的输入，I₁端连接到门G37的输入以及门G40～门G44的输入和门G46～门G48的输入，I₀端连接到门G38的输入以及门G40、门G41、门G44、门G45、门G46和门G50取小门的输入，门G36的输出连接到门G46、门G47、门G50、门G51取小门的输入，门G37的输出连接到门G45、门G49、门G50、门G51取小门的输入，门G38的输出连接到门G42、门G43、门G47、门G48、门G49、门G51取小门的输入，E端连接到门G39～门G43各门电路的输入，门G39的输出连接到门G44～门G51各取小门的输入，门G44～门G47的输出分别连接到门G52的各输入端，门G48～门G51的输出分别连接到门G53的各输入端，门G53的输出连到门G54的输入，门G40的输出和门G42的输出分别连到门G55的两个输入端，门G55的输出为进位和借位控制输出端U_c0，门G41、门G43、门G52和门G54各门的输出分别连接到门G56的各输入端，门G56的输出为运算结果F_o输出端；

自适应全加器Q1的结构：A_i、B_i为两个任意R进制加数的输入端，U_Ci为进位控制信号输入端，C_i-1为进位数值输入端；S_i为本位和数的输出端，U_C0为进位控制信号输出端；其中门G0为模糊逻辑阈门，门G3、门G12、门G13和门G14均为模糊逻辑取小门，门G4为模糊逻辑非门，门G5、门G7和门G8均为模糊逻辑加法电路，门G6为模糊逻辑比较电路，门G9为模糊逻辑减法电路，门G15则为模糊逻辑取大门，而门G1则为二值逻辑与门，门G2则为二值逻辑或门，门G10和门G11为二值逻辑非门；

自适应全加器Q1中各部件彼此间的连接关系：A_i端分别连接门G0的一个输入端和门G5的一个输入端，B_i端分别连接门G4、门G7的一个输入端和门G12的一个输入端，U_Ci端分别连接门G0的另一个输入端和门G1的一个输入端与门G3的一个输入端，进位C_i-1端分别连接门G3的另一个输入端和门G8的一个输入端，门G0的输出连接门G1的另一个输入端，门G1的输出分别连接门G2的一个输入端和门G11输入端与门G12的一个输入端，门G3的输出连接到门G5的一个输入端，门G5的输出分别连接门G6和门G7与门G9的输入端，门G7输出连接门G13的一个输入端，门G4的输出分别连接门G6的另一个输入端和门G8的一个输入端，门G8的输出连接门G9的另一个输入端，门G9的输出连接门G14的一个输入端，门G6输出分别连接门G2和门G10和门G14的输入端，门G10的输出连接门G13的一个输入端，门G11的输出分别连接门G13和门G14的一个输入端，门G12、门G13和门G14的输出分别连接门G15的三个输入端，门G15的输出为全加和S_i，门G2输出U_C0作为向高位进位的控制信号；

自适应全减器Q2的结构：其中A_i、B_i为任意R进制被减数和减数的输入端，U_ji为借位控制信号输入端，C_ji-1为借位数值输入端；D_i为本位差数的输出端，U_jo为借位控制信号输出端；其中门G16为模糊逻辑阈门，门G19、门G28、门G29和门G30均为模糊逻辑取小门，门G20为模糊逻辑非门，门G21、门G23均为模糊逻辑减法电路，门G22为模糊逻辑比较电路，门G24和门G25为模糊逻辑加法电路，门G31则为模糊逻辑取大门，而门G17则为二值逻辑与门，门G18则为二值逻辑或门，门G26和门G27为二值逻辑非门；

自适应全减器Q2中各部件彼此间的连接关系：A_i端分别连接门G16的一个输入端和门G21的一个输入端，B_i端分别连接门G20、门G22的一个输入端和门G23的一个输入端，C_ji端分别连接门G17的一个输入端与门G19的一个输入端，借位C_ji-1端分别连接门G19的另一个输入端和门G24的一个输入端，门G16的另一个输入端接地，门G16的输出连接门G17的另一个输入端，门G17的输出分别连接门G18的一个输入端和门G27输入端与门G28的一个输入端，门G19的输出连接到门G21的一个输入端，门G21的输出分别连接门G22和门G23与门G25的输入端，门G23的输出连接门G29的一个输入端，门G20的输出分别连接门G24的另一个输入端和门G28的一个输入端，门G24的输出连接门G25的另一个输入端，门G25的输出连接门G30的一个输入端，门G22输出分别连接门G26和门G29的输入端，门G26的输出连接门G18和门G30的一个输入端，门G27的输出分别连接门G29和门G30的一个输入端，门G28、门G29和门G30的输出分别连接门G31的三个输入端，门G31的输出为本位差数D_i，门G18输出U_jo作为向高位借位的控制信号。

2.根据权利要求1所述的嵌入式自适应模糊微处理器，其特征在于，所述的自适应算术逻辑运算器ALU可以扩展，利用其U_C0端和输出端F_o可扩展成多位ALU。

3.根据权利要求1所述的嵌入式自适应模糊微处理器，其特征在于，所述的适应任意R进制加法运算方法，其实现方法可用电压型电路实现，采用电压型电路构成的自适应全加器Q1来实现，其具体方法是对任意基数R采用R个不同高低的电平来表示0，1，2，...，(R-1)的R个数字，用输出进位控制信号U_C0代替进位C_i，当产生向高位进位时用***中的最高电平来表示U_C0，没有产生进位时用***中的最低0电平来表示U_c0，即C_i＝1时，U_C0为高电平；C_i＝0时，U_C0为0电平，将U_C0送到高位的输入进位控制端U_ci，即U_Ci＝U_C0，用U_Ci控制输入的进位C_i-1为1还是为0，当U_Ci为高电平时，C_i-1＝1，当U_Ci为低电平时，C_i-1＝0，因此自适应全加器的数值运算就变为用电平表示数值进行运算，即：①当表示A_i电平＝U_Ci电平，且均为最高电平时，全加和数S_i＝B_i，并产生向高位进位，此时U_C0电平则为***中的最高电平；②当(A_i+C_i-1)小于或等于B_i的反码时，全加和数S_i＝(A_i+C_i-1)+B_i，无进位，此时U_C0电平为***中的0电平；③当(A_i+C_i-1)大于B_i的反码时，全加和数S_i＝(A_i+C_i-1)-B_补，产生向高位进位，此时U_C0电平为***中的最高电平。

4.根据权利要求1所述的嵌入式自适应模糊微处理器，其特征在于，所述的适应任意R进制减法运算方法，其实现方法可用电压型电路实现，采用电压型电路构成的自适应全减器Q2来实现，其具体方法是对任意基数R采用R个不同高低的电平来表示0，1，2，...，(R-1)的R个数字，用输出借位控制信号U_jo代替C_ji，当需向高位借位时用***中的最高电平来表示U_jo，没有借位时用***中的最低0电平表示U_jo，即C_i＝1时，U_jo为最高电平；C_i＝0时，U_jo为0电平，将U_jo送到高位的借位输入控制端U_ji，即U_ji＝U_jo，用U_ji控制输入的借位C_ji-i为1还是为0，当U_ji为高电平时，C_ji-1＝1，当U_ji为低电平时，C_ji-1＝0，因此自适应全减器的数值运算就变为用电平表示数值进行运算，即：①当表示A_i电平＝0电平，U_ji＝最高电平时，本位差数D_i＝R-1-B_i，需向高位借位，此时U_jo电平则为***中的最高电平；②当(A_i-C_ji-1)大于或等于B_i时，本位差数D_i＝(A_i-C_i-1)-B_i，无借位，此时U_jo电平为***中的最低电平；③当(A_i-C_ji-1)小于B_i的时，本位差数D_i＝(A_i-C_ji-1)+B_补，需向高位借位，此时U_jo电平为***中最高电平。

5.根据权利要求1所述的嵌入式自适应模糊微处理器，其特征在于，所述模糊逻辑阈门电路的结构及连接，它有V_A、V_B两个输入端，一个V₀输出端，它由6个MOS管M1管～M6管和1个晶体三极管T和1个二极管D构成，其中M1管、M2管、M4管、M6管为NMOS管，M3管、M6管为PMOS管，M1管栅极G和M2管的源极S连接在一起作为阈门的V_A输入端，M2管的栅极G与M1管的源极S相连接在一起作为阈门的V_B输入端，M1管漏极d、M2管漏极d与M3管的源极S和三极管的基极连接在一起，M3管的栅极G和漏极d、三极管的发射极和M5管的漏极d都连接到电源正极，三极管的集电极与M4管的栅极G、漏极和M5管的栅极G连接在一起，M4管的源极S与二极管负极和M6管的栅极G连接在一起，二极管的正极和M6管源极S都连接地电位，M5管的源极S和M6管的漏极d连接在一起作为V₀输出端；

若将阈门中M1管栅极G和M2管源极S之间的连接断开，M1管栅极G单独作为阈门的V_A输入端，M2管的源极S单独作为阈门窗口电压的V_C输入端，V_B输入端保持不变，电路的其他部分也保持不变，这就成为可变窗口阈门；

若保持三输入端可变窗口阈门的输入电路M1管～M3管的连接不变，将其输出电路改为有源负载，即M4管～M6管和晶体管T组成有源负载，M1管、M2管的漏极d和M3管的源极S以及M4管的栅极G和晶体管T的基极连接在一起，M4管漏极d与晶体管T的发射极均接电源V_DD，M4管的源极S、M5管的漏极d及栅极G、M6管的栅极G连接在一起，M5管、M6管的源极S均接地，M6管的漏极d和晶体管T的集电极连接在一起作为V₀输出端，这样便成了可变窗口阈非门；

只要将三输入端可变窗口阈非门的V_C输入端与V_A输入端连接在一起作为V_A输入端，电路其他部分保持不变，这样便成了V_A、V_B两输入端阈非门。

6.根据权利要求1所述的嵌入式自适应模糊微处理器，其特征在于，所述模糊逻辑取小门电路的结构及连接，模糊逻辑取小门电路之一，由7个MOS管M1管～M7管构成，其中M1管～M6管为PMOS管，M7管为NMOS管，M1管～M5管为五个输入管，它们的栅极G分别作为V_A、V_B、V_C、V_D和V_E输入端，它们的源极S与M6管的源极S均接地电位，它们的漏极d与M6管栅极G、M7管栅极G连接在一起，M6管和M7管构成取小门的输出级，M7管的漏极d接电源V_DD，M7管的源极S和M6管的漏极d连接在一起作为V₀输出端，该取小门输入管数量不受限制，即输入端数不受限制；

模糊逻辑取小门电路之二，它由6个MOS管M1管～M6管构成，其中M1管～M3管为PMOS管，M4管～M6管为NMOS管，M1管的栅极G和M4管的栅极G连接在一起作为V_A输入端，M2管的栅极G和M5管的栅极G连接在一起作为V_B输入端，M3管的栅极G和M6管的栅极G连接在一起作为V_c输入端，M1管、M2管和M3管的源极S均接地，M1管、M2管和M3管的漏极d与M6管的源极S连接在一起作为V₀输出端，M6管的漏极d与M5管的源极S相连接，M5管的漏极d与M4管的源极S相连接，M4管的漏极d连接电源V_DD。

7.根据权利要求1所述的嵌入式自适应模糊微处理器，其特征在于，所述模糊逻辑取大门电路的结构及连接，模糊逻辑取大门电路之一，它由8个MOS管M1管～M8管构成，其中M1管～M4管为NMOS管，M5管～M8管为PMOS管，M1管的栅极G和M5管的栅极G连接在一起作为V_A输入端，M2管的栅极G和M6管的栅极G连接在一起作为V_B输入端，M3管的栅极G和M7管的栅极G连接在一起作为V_C输入端，M4管的栅极G和M8管的栅极G连接在一起作为V_D输入端，M1管～M4管的漏极d均接电源V_DD，M1管～M4管的源极S与M5管的漏极d连接在一起作为取大门的V₀输出端，M5管的源极S与M6管的漏极d连接，M6管的源极S与M7管的漏极d连接，M7管的源极S与M8管的漏极d连接，M8管的源极S接地电位，模糊逻辑取大门电路之二，它由M1管～M4管4个MOS管构成，其中M1管～M2管为PMOS管，M3管～M4管为NMOS管，M2管、M4管的栅极G和M1管的源极S连接在一起作为V_A输入端，M1管、M3管的栅极G和M2管的源极S连接在一起作为V_B输入端，M1管、M2管的漏极d和M3管、M4管的源极S连接在一起作为取大门的V₀输出端，M3管、M4管的漏极d均接电源V_DD。

8.根据权利要求1所述的嵌入式自适应模糊微处理器，其特征在于，所述模糊逻辑加法器电路的结构及连接，它由9个MOS管M1管～M9管、2个二极管D1、D2和2个电阻R1、R2构成，其中M1管、M2管、M7管～M9管为NMOS管，M3管～M6管为PMOS管，由M1管～M4管组成差分电路，M1管的源极S和M2管的源极S与二极管D1的负极相连接，二极管D1的正极接地，M1管的漏极d和M3管的源极S以及PMOS管M5的栅极g连接在一起，M3管、M4管的栅极g和M4管的源极S以及M2管的漏极d连接在一起，M3管～M5管的漏极d均接电源V_DD，M6管漏极d与衬底b相连作为V_A输入端，M7管的漏极d与衬底b相连作为V_B输入端，M6管的栅极G接电源V_DD，M7管的栅极G接地，M6管、M7管的源极S分别通过电阻R1、R2与差分电路M1管的栅极G相连接，差分电路的M2管栅极G与M8管的栅极G、漏极d及衬底b和M9管的漏极d连接在一起，M9管的栅极G与源极S和衬底b接地，M8管的源极S与M5管的源极S以及二极管D2的负极连接在一起作为V₀输出端，二极管D2的正极接地。

9.根据权利要求1所述的嵌入式自适应模糊微处理器，其特征在于，所述模糊逻辑减法器的结构及连接，它由9个MOS管M1管～M9管、2个二极管D1、D2构成，其中M1管、M2管为NMOS管，M3管～M9为PMOS管，由M1管～M4管组成差分电路，M1管的源极S和M2管的源极S与二极管D1的负极相连接，二极管D1的正极接地，M1管的漏极d和M3管的源极S以及PMOS管M5的栅极g连接在一起，M3管、M4管的栅极g和M4管的源极S以及M2管的漏极d连接在一起，M3管～M5管的漏极d均接电源V_DD，M6管、M7管栅极G均接电源V_DD，M6管的漏极d与衬底b相连作为V_A输入端，M6管的源极S和M7管的漏极d及衬底b与M1管的栅极G相连接，M7管的源极S接地，M2管的栅极G与M8管的栅极G、漏极d及衬底b与M9管的漏极d连接在一起，M9管的栅极G与源极S和衬底b连接在一起作为V_B输入端，M8管的源极S与M5管的源极S以及二极管D2的负极连接在一起作为V₀输出端。

10.根据权利要求1所述的嵌入式自适应模糊微处理器，其特征在于，所述模糊逻辑非门电路的结构及连接，模糊逻辑非门电路之一，由M1管～M6管6个MOS管构成，其中M1管～M4管为PMOS管，M5管、M6管为NMOS管，M1管、M3管、M5管和M6管的栅极G连接在一起作为非门V_A输入端，M1管、M2管的漏极d均接电源正极，M1管的源极S和M4管的漏极d以及M6管的源极S连接在一起，M4管的栅极G和源极S以及M5管的源极S均接地电位，M2管的栅极G和源极S、M3管的漏极d以及M5管的漏极d连接在一起，M3管的源极S和M6管的漏极d连接在一起作为非门V₀输出端；

模糊逻辑非门电路之二，由9个MOS管M1管～M9管、2个二极管D1、D2构成，其中M1管、M2管为NMOS管，M3管～M9为PMOS管，由M1管～M4管组成差分电路，M1管的源极S和M2管的源极S与D1的负极相连接，D1的正极接地，M1管的漏极d和M3管的源极S以及PMOS管M5的栅极g连接在一起，M3管、M4管的栅极g和M4管的源极S以及M2管的漏极d连接在一起，M3管～M5管的漏极d均接电源V_DD，M6管、M7管栅极G均接电源V_DD，M6管的漏极d与衬底b相连接电源V_DD，M6管的源极S和M7管的漏极d及衬底b与M1管的栅极G相连接，M7管的源极S接地，M2管的栅极G与M9管的栅极G、漏极d及衬底b与M8管的漏极d连接在一起，M8管的栅极G与源极S和衬底b连接在一起作为V_A输入端，M9管的源极S与M5管的源极S以及D2的负极连接在一起作为V₀输出端，D2的正极接地。