CN102089876A - 半导体装置及其布置方法 - Google Patents

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China
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inductor
dotted line
external connection
connection terminals
area
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林祐吾
小俣顺一
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Mitsumi Electric Co Ltd
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Mitsumi Electric Co Ltd
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Abstract

一种半导体装置的布置方法，该半导体装置具有多个外部连接端子和多个感应器，外部连接端子以预定的间隔布置为格子状，包含：确定外部连接端子的布置的第一步骤；确定感应器的空心部的最大宽度的第二步骤；划出第一虚线的第三步骤，该第一虚线通过第一方向上相邻的外部连接端子的大致中央；划出第二虚线的第四步骤，该第二虚线通过与第一方向大致垂直的第二方向上相邻的外部连接端子的大致中央；确定与感应器最近的第一虚线和第二虚线与感应器中心之间的距离的容许范围的第五步骤；布置感应器的第六步骤，以使与感应器最近的第一虚线与感应器中心之间的距离和与感应器最近的第二虚线与感应器中心之间的距离中任意的至少一个距离在容许范围之内。

Description

半导体装置及其布置方法
技术领域
本发明涉及一种具有多个外部连接端子和多个感应器的半导体装置及其布置方法。
背景技术
最近，半导体应用产品应用于数码相机或便携式电话等各种移动设备中，其小型化、薄型化、轻量化急剧发展。伴随于此，对半导体装置也有了小型化、高密度化的需求，已提出了在俯视的状态下大小与半导体芯片大致相同的所谓芯片级封装(CSP)的半导体装置。
下面，参照附图说明目前被提出的半导体装置。图1为例示现有的半导体装置的截面图。参照图1，现有的半导体装置100为所谓的芯片级封装(CSP)的半导体装置，包含半导体芯片101、内部连接端子102、第一绝缘层103、配线图案104、第二绝缘层105、外部连接端子106。
半导体芯片101具有薄板化的半导体基板200、半导体集成电路201、电极极板202、感应器203、保护膜204。半导体基板200为，例如薄板化的Si晶片被单一元件化的部件。
半导体集成电路201设置在半导体基板200的表面。半导体集成电路201由扩散层、绝缘层、过孔以及配线(未图示)等构成。电极极板202和感应器203设置在半导体集成电路201上。电极极板202和感应器203与设置在半导体集成电路201的配线(未图示)电连接。保护膜204设置在半导体集成电路201上。保护膜204是用来保护半导体集成电路201的膜。
内部连接端子102设置在电极极板202上。内部连接端子102的上端部从第一绝缘层103露出。内部连接端子102的上端部与配线图案104连接。第一绝缘层103被设置为覆盖设有内部连接端子102一侧的半导体芯片101。配线图案104设置在第一绝缘层103上。配线图案104与内部连接端子102连接。配线图案104通过内部连接端子102与电极极板202电连接。
第二绝缘层105被设置为覆盖配线图案104，并设置在第一绝缘层103上。第二绝缘层105具有开口部105x，开口部105x露出配线图案104的一部分。外部连接端子106设置在开口部105x内的配线图案104上。外部连接端子106与配线图案104连接(参照日本专利公开2006-324572号公报)
但是，现有的半导体装置100，由于感应器203的布置并没有最佳化，因此如图1所示，感应器203与外部连接端子106在俯视的情况下可能位于重叠的位置。此时，向感应器203流通电流而产生的磁通贯穿外部连接端子106，在外部连接端子106产生涡电流。结果，感应器203与外部连接端子106之间产生磁性结合，发生感应器203的特性劣化的问题。
这种问题可以通过增加感应器203的匝数来改善，但这并不是根本的解决方法。因为，如果增加感应器203的匝数，会导致形成感应器203的部分的面积增加、感应器203中生成的阻抗成分增加、与涡电流的相互感应度增加等，因此会使感应器203的Q值劣化。
发明内容
本发明是鉴于上述问题而提出的，其目的在于提供一种可以防止由感应器与外部连接端子之间的磁性结合引起的感应器的特性劣化的半导体装置及其布置方法。
为了达到上述目的，第一发明为，具有多个外部连接端子16和多个感应器23且所述外部连接端子16以预定的间隔(l)布置为格子状的半导体装置10的布置方法，包含：确定所述外部连接端子16的布置的第一步骤；确定所述感应器23的空心部23a的最大宽度的第二步骤；划出第一虚线26a的第三步骤，该第一虚线26a通过第一方向上相邻的所述外部连接端子16的大致中央；划出第二虚线26b的第四步骤，该第二虚线26b通过与所述第一方向大致垂直的第二方向上相邻的所述外部连接端子16的大致中央；确定与所述感应器23最近的所述第一虚线26a和所述第二虚线26b与所述感应器23中心23b之间的距离na、nb的容许范围的第五步骤；布置所述感应器23的第六步骤，以使与所述感应器23最近的所述第一虚线26a与所述感应器23中心23b之间的距离na和与所述感应器23最近的所述第二虚线26b与所述感应器23中心23b之间的距离nb中任意的至少一个距离在所述容许范围之内。
第二发明为，具有多个外部连接端子16和多个感应器23且具有所述外部连接端子16以第一间隔(l1)布置为格子状的第一区域和所述外部连接端子16以大于所述第一间隔(l1)的第二间隔(l2)布置为格子状的第二区域的半导体装置40的布置方法，包含：在所述第一区域和所述第二区域确定所述外部连接端子16的布置的第一步骤；确定布置在所述第一区域的所述感应器23的空心部23a的最大宽度和布置在所述第二区域的所述感应器29的空心部29a的最大宽度的第二步骤；在所述第一区域划出第一虚线26a并在所述第二区域划出第三虚线26c的第三步骤，该第一虚线26a通过第一方向上相邻的所述外部连接端子16的大致中央，该第三虚线26c通过第一方向上相邻的所述外部连接端子16的大致中央；在所述第一区域划出第二虚线26b并在所述第二区域划出第四虚线26d的第四步骤，该第二虚线26b通过与所述第一方向大致垂直的第二方向上相邻的所述外部连接端子16的大致中央，该第四虚线26d通过与所述第一方向大致垂直的第二方向上相邻的所述外部连接端子16的大致中央；在所述第一区域确定与所述感应器23最近的所述第一虚线26a和所述第二虚线26b与所述感应器23中心23b之间的距离na1、nb1的容许范围A，并在所述第二区域确定与所述感应器29最近的所述第三虚线26c和所述第四虚线26d与所述感应器29中心29b之间的距离na2、nb2的容许范围B的第五步骤；在所述第一区域布置所述感应器23并在所述第二区域布置所述感应器29的第六步骤，在所述第一区域使与所述感应器23最近的所述第一虚线26a与所述感应器23中心23b之间的距离na1和与所述感应器23最近的所述第二虚线26b与所述感应器23中心23b之间的距离nb1中任意的至少一个距离在所述容许范围A之内，在所述第二区域使与所述感应器29最近的所述第三虚线26c与所述感应器29中心29b之间的距离na2和与所述感应器29最近的所述第四虚线26d与所述感应器29中心29b之间的距离nb2中任意的至少一个距离在所述容许范围B之内。
第三发明为，具有多个外部连接端子16和多个感应器23且所述外部连接端子16以预定的间隔(l)布置为格子状的半导体装置10，在所述外部连接端子16中，当将所述感应器23的空心部23a的最大宽度设为d，将通过第一方向上相邻的所述外部连接端子16的大致中央的、与所述感应器23最近的第一虚线26a和所述感应器23的中心23b之间的距离设为na，将通过与所述第一方向大致垂直的第二方向上相邻的所述外部连接端子16的大致中央的、与所述感应器23最近的第二虚线26b与所述感应器23中心23b之间的距离设为nb时，所述d满足式(1)，所述na和/或所述nb满足式(2)和/或式(3)，
d≤l-r………………(1)
na≤{l-(d+r)}/2…………(2)
nb≤{l-(d+r)}/2…………(3)
在此，l表示所述第一方向和所述第二方向上相邻的所述外部连接端子16的间隔，r表示所述外部连接端子16在俯视状态的最大直径。
第四发明为，具有多个外部连接端子16和多个感应器23、29且具有所述外部连接端子16以第一间隔(l1)布置为格子状的第一区域和所述外部连接端子16以大于所述第一间隔(l1)的第二间隔(l2)布置为格子状的第二区域的半导体装置40，在所述外部连接端子16中，当将所述第一区域中的所述感应器23的空心部23a的最大宽度设为d1，将所述第一区域中通过第一方向上相邻的所述外部连接端子16的大致中央的、与所述感应器23最近的所述第一虚线26a和所述感应器23的中心23b之间的距离设为na1，将通过与所述第一方向大致垂直的第二方向上相邻的所述外部连接端子16的大致中央的、与所述感应器最近的所述第二虚线26b与所述感应器23中心23b之间的距离设为nb1时，所述d1满足式(4)，所述na1和/或所述nb1满足式(5)和/或式(6)，当将所述第二区域中的所述感应器29的空心部29a的最大宽度设为d2，将所述第二区域中通过第一方向上相邻的所述外部连接端子16的大致中央的、与所述感应器29最近的第三虚线26c和所述感应器29的中心29b之间的距离设为na2，将通过与所述第一方向大致垂直的第二方向上相邻的所述外部连接端子16的大致中央的、与所述感应器29最近的第四虚线26d与所述感应器29中心29b之间的距离设为nb2时，所述d2满足式(7)，所述na2和/或所述nb2满足式(8)和/或式(9)，
d1≤l1-r………………(4)
na1≤{l1-(d1+r)}/2…………(5)
nb1≤{l1-(d1+r)}/2…………(6)
d2≤l2-r………………(7)
na2≤{l2-(d2+r)}/2………(8)
nb2≤{l2-(d2+r)}/2…………(9)
在此，l1表示在所述第一区域中所述第一方向和所述第二方向上相邻的所述外部连接端子16的间隔，l2表示在所述第二区域中所述第一方向和所述第二方向上相邻的所述外部连接端子16的间隔，r表示所述外部连接端子16在俯视状态的最大直径。
需要说明的是，上述参照符号是为了便于理解而记载的，属于本发明的一个例子，本发明并不限定于图示的实施方式。
根据本发明，可以提供可以防止由感应器与外部连接端子之间的磁性结合引起的感应器的特性劣化的半导体装置及其布置方法
附图说明
图1为例示现有的半导体装置的截面图。
图2为例示本发明的第一实施方式的半导体装置的截面图。
图3为例示形成有本发明的第一实施方式的半导体装置的半导体基板的平面图。
图4为例示本发明的第一实施方式的半导体装置中的感应器与外部连接端子之间的位置关系的图。
图5为例示感应器中流通电流而产生的磁通的图。
图6为例示外部连接端子和感应器的布置方法的流程图。
图7为例示外部连接端子和感应器的布置方法的图(其一)。
图8为例示外部连接端子和感应器的布置方法的图(其二)。
图9为例示外部连接端子和感应器的布置方法的图(其三)。
图10为例示外部连接端子和感应器的布置方法的图(其四)。
图11为例示外部连接端子和感应器的布置方法的图(其五)。
图12为例示感应器模型的图。
图13为例示图12中示出的感应器模型的空心部内的磁通密度分布的图。
图14为例示相邻的外部连接端子和感应器之间的位置关系的图(其一)。
图15A为例示相邻的外部连接端子和感应器之间的位置关系的图(其二)。
图15B为例示相邻的外部连接端子和感应器之间的位置关系的图(其三)。
图16为例示本发明的第二实施方式的半导体装置中的感应器与外部连接端子之间的位置关系的图。
图17为例示感应器布置状态的图。
图18为例示感应器不规则地布置的状态的图。
主要符号说明：
10、40为半导体装置，11为半导体芯片，12为内部连接端子，13为第一绝缘层，14为配线图案，15为第二绝缘层，15x为开口部，16为外部连接端子，20、30为半导体基板，21为半导体集成电路，22为电极极板，23、23(1)～23(n)、28、29为感应器，23a、27a、28a、29a为感应器的空心部，23b、23b(1)～23b(n)、29b为感应器的中心，24为保护膜，25为磁通，26a、26b、26c、26d为虚线，27为感应器模型，A为半导体装置形成区域，B为划线区域，C为切断位置，d、d1、d2为最大宽度，I为电流，l、l1、l2为间隔，na、nb、na1、nb1、na2、nb2、na(1)～na(n)、nb(1)～nb(n)为距离，p为长度，r为直径。
本发明的最佳实施方式
下面，参照附图说明本发明的实施方式。
<第一实施方式>
图2为例示本发明的第一实施方式的半导体装置的截面图。参照图2，半导体装置10是具有半导体芯片11、内部连接端子12、第一绝缘层13、配线图案14、第二绝缘层15、外部连接端子16的所谓的晶圆片级芯片规模封装(WLCSP)的半导体装置。晶圆片级芯片规模封装(WLCSP)为芯片级封装(CSP)的一种，通过在形成半导体芯片的半导体基板(例如，硅晶片等)上形成配线和外部连接端子等，然后将半导体基板单一元件化而形成。
半导体芯片11具有半导体基板20、半导体集成电路21、电极极板22、感应器23、保护膜24。半导体基板20为用于形成半导体集成电路21的基板。半导体基板20被薄板化。半导体基板20的厚度例如可以为100μm～300μm。半导体基板20例如可以为将薄板化的硅(Si)晶片单一元件化的物体。
半导体集成电路21设置在半导体基板20的表面侧。半导体集成电路21由扩散层、绝缘层、过孔以及配线(未图示)等构成。配线等(未图示)可以形成在多个层上。半导体集成电路21上可以设有多个电极极板22和感应器23。电极极板22和感应器23与设在半导体集成电路21上的配线(未图示)电连接。电极极板22和感应器23的材料可以使用例如铜(Cu)或铝(Al)等。
保护膜24为用于保护半导体集成电路21的膜，设在半导体集成电路21上。保护膜24有时被称为钝化膜。作为保护膜24，例如可以使用SiN膜、PSG膜等。再者，可以在由SiN膜或PSG膜等构成的层上再层叠由聚酰亚胺等构成的层.电极极板22的上端部由保护膜24露出。
内部连接端子12设在电极极板22上。内部连接端子12为将半导体集成电路21与配线图案14电连接的单元。作为内部连接端子12可以使用例如金(Au)凸点等。内部连接端子12的上端部从第一绝缘层13露出。内部连接端子12的上端部与配线图案14连接。
第一绝缘层13用于保护半导体芯片11的电路形成面(主体面)，同时成为形成配线图案14时的基础材料。第一绝缘层13被设置为覆盖除内部连接端子12上端部以外的内部连接端子12以及半导体芯片11。绝缘层13的上表面与内部连接端子12的上表面大致处于同一平面。作为第一绝缘层13可以使用例如具有黏接性的片状的绝缘树脂等。
配线图案14设置在第一绝缘层13上。配线图案14与内部连接端子12连接。配线图案14通过内部连接端子12与电极极板22电连接。配线图案14有时被称为所谓的再配线。作为配线图案14的材料可以使用例如铜(Cu)等。
第二绝缘层15设置在第一绝缘层13上，并覆盖配线图案14。第二绝缘层15具有开口部15x，从开口部15x露出配线图案14的一部分。作为第二绝缘层15可以使用例如由聚酰亚胺构成的绝缘性薄膜。
外部连接端子16设置在开口部15x内的配线图案14上。外部连接端子16与配线图案14连接。外部连接端子16为与设置在主板等安装基板(未图示)上的衬垫(pad)电连接的端子。作为外部连接端子16的材料，可以使用含有铅(Pb)的合金、锡(Sn)和铜(Cu)的合金、锡(Sn)和银(Ag)的合金等。外部连接端子16可以为例如柱状的端子。
图3为例示形成有本发明的第一实施方式的半导体装置的半导体基板的平面图。在图3中，30表示半导体基板，C表示切片机切断半导体基板30的位置(下面称为“切断位置C”)。参照图3，半导体基板30具有多个半导体装置形成区域A和将多个半导体装置形成区域A分离的划线区域B。多个半导体装置形成区域A为形成半导体装置10的区域。半导体基板30为被薄板化且通过在切断位置C进行切断而成为上面说明的半导体基板20(参照图2)的基板。
图4为例示本发明的第一实施方式的半导体装置中的感应器与外部连接端子之间的位置关系的图。在图4中，与图2中相同的构成部分赋予相同的符号，并省略其说明。图4表示从图2的Z+方向观察时的半导体装置10的感应器23与外部连接端子16之间的位置关系。在此，从Z+方向观察半导体装置10等的状态，有时称作“俯视状态”。
在图4中，23a表示感应器23的空心部。这里所说的空心部是指被形成为螺旋状的感应器23包围的部分。参照图4，在半导体装置10中，多个外部连接端子16布置为格子状，朝x方向和y方向相邻的外部连接端子16的间距为l。多个感应器23设置在空心部23a在俯视状态不会与多个外部连接端子16重叠的位置。
图5为例示感应器中流通电流而产生的磁通的图。在图5中，与图2中相同的构成部分赋予相同的符号，并省略其说明。在图5中，25表示磁通，如图5所示，当感应器23中电流朝预定方向流动时，产生磁通25。
在半导体装置10中，不像图1中示出的半导体装置100那样感应器203与外部连接端子106在俯视状态中处于重叠的位置，而是感应器23与外部连接端子16在俯视状态布置于不重叠的位置(参照图4)，因此磁通25不会贯穿外部连接端子16。结果，感应器23与外部连接端子16之间不会产生磁性结合，因此不会使感应器23的特性劣化。
图6为例示外部连接端子和感应器的布置方法的流程图。参照图6说明布置外部连接端子16和感应器23的方法。在此，根据需要，将会参照例示外部连接端子和感应器的布置方法的图7～图11。在图7～图11中，与图2～图6相同的构成部分赋予相同的符号，并省略其说明。
最初，在步骤100中，确定半导体芯片11的大小、外部连接端子16的直径r以及个数(S100)。外部连接端子16的直径r指在俯视状态的直径。在第一实施方式中，作为例子而示出外部连接端子16在俯视状态为圆形，在俯视状态为圆形的部分的直径为r的情况。当外部连接端子16在俯视状态不是圆形时，用最大直径代替直径r。例如，当外部连接端子16在俯视状态为椭圆形时，俯视状态中椭圆形的部分的长径为最大直径。
接着，在步骤101中，确定外部连接端子16的布置(S101)。如图7所示，外部连接端子16可以布置为使x方向和y方向相邻的外部连接端子16的间隔为l的格子状。
接着，在步骤102，确定感应器23的空心部23a的最大宽度(S102)。如图8所示，感应器23的空心部23a的最大宽度d是指空心部23a的x方向和y方向的最长部分的长度。空心部23a的形状与图8中示出的形状不同时也一样。例如，当空心部23a的形状在俯视状态为圆形时，最大宽度d指在俯视状态下圆形部分的直径，当形状在俯视状态为椭圆形或多角形时，最大宽度d为俯视状态下椭圆形或俯视状态下多角形部分的x方向和y方向的最长部分的长度。
在步骤102，最大宽度d被确定为能满足式(数学式1)。
[数学式1]
d≤l-r
在此，l表示在x方向和y方向上相邻的外部连接端子16之间的间隔，r表示外部连接端子16在俯视状态的直径。
接着，在步骤103中，划出通过第一方向上相邻的外部连接端子16的大致中央的第一虚线(S103)。如图9所示，例如，将第一方向设为x方向，划出通过x方向上相邻的外部连接端子16的大致中央的第一虚线26a。接着，在步骤104中，划出通过与第一方向大致垂直的第二方向上相邻的外部连接端子16的大致中央的第二虚线(S104)。如图10所示，例如，将第二方向设定为与作为第一方向的x方向大致垂直的y方向，划出通过y方向上相邻的外部连接端子16的大致中央的第二虚线26b。
接着，在步骤105中，确定感应器23的中心和与感应器23最近的第一虚线26a的距离以及感应器23的中心和与感应器23最近的第二虚线26b的距离的容许范围m(S105)。
容许范围m被确定为满足式(数学式2)。
[数学式2]
m＝{l-(d+r)}/2
在此，l表示在x方向和y方向上相邻的外部连接端子16之间的间隔，r表示外部连接端子16在俯视状态的直径，d表示感应器23的空心部23a的最大宽度。
接着，在步骤106中，如图11所示，确定感应器23的中心23b和与感应器23最近的第一虚线26a的距离na，以及感应器23的中心23b和与感应器23最近的第二虚线26b的距离nb。距离na和nb被确定为距离na和/或nb满足式(数学式3)和/或式(数学式4)。即，距离na和/或nb为容许范围m以下的任意值。并且，基于所确定的距离na和nb布置感应器23(S106)。
[数学式3]
na≤m
在此，m表示感应器23的中心23b和与感应器23最近的第一虚线26a的距离以及感应器23的中心23b和与感应器23最近的第二虚线26b的距离的容许范围。
[数学式4]
nb≤m
在此，m表示感应器23的中心23b和与感应器23最近的第一虚线26a的距离以及感应器23的中心23b和与感应器23最近的第二虚线26b的距离的容许范围。
在此，图11表示关于所有的感应器23，使感应器23的中心23b与最近的第一虚线26a的距离na和感应器23的中心23b与最近的第二虚线26b的距离nb相同的例子。但是，只要距离na和nb的任意一个为容许范围m以下的值，则针对每个感应器23可以取不同的值。此时，感应器23相对于第一虚线26a和/或第二虚线26b不规则地布置。
接着，对于式(数学式1)～式(数学式4)进行更详细的说明。向感应器流通电流时产生的磁通集中在感应器的空心部，因此检查空心部内的磁通密度分布。图12为例示感应器模型的图。如图12所示，感应器模型27构成闭环，其内侧具有一边长度为p的正方形空心部27a。感应器模型27中沿箭头方向流通电流I，按照三指定则产生从纸张表面贯穿背面的磁通。x轴和y轴的交点为原点，位于感应器模型27的中心。
磁通密度分布可以通过毕奥-萨伐尔定律求出。可以根据毕奥-萨伐尔定律导出式(数学式5)。
[数学式5]
Figure BPA00001290698400133
在此，Bz表示磁通密度矢量，az表示单位矢量，μ0表示真空磁导率，i表示微小电流，s表示微小电流i与求出磁通密度的点之间的距离，I表示流通感应器模型27的电流，p表示空心部27a的一边的长度，dp表示感应器模型27的环路积分，x和y表示空心部模型27的中心至x方向和y方向的距离。
作为一例，基于式(数学式5)求出使空心部27a的一边长度为p＝1.0、使μ0I/4π＝1.0时的磁通密度分布。图13为例示图12中示出的感应器模型的空心部内的磁通密度分布的图。在图13中，横轴表示从感应器模型27的中心至x方向的距离，纵轴表示从感应器模型27的中心至y方向的距离。10～34的数值表示磁通密度，数值越大磁通密度越高。
如图13所示，磁通密度在空心部27a的中心部附近(磁通密度为10-12的部分)最低，朝着空心部27a的外侧逐渐变高，在空心部27a的外缘部(磁通密度为34以上的部分)最高。这表示，当感应器模型27中流通交流电流时，在空心部27a的外缘部磁通密度变化最大。因此，为了减少涡电流的影响，需要使空心部27a的外缘部在俯视状态不会与外部连接端子重叠。
图14为例示相邻的外部连接端子和感应器之间的位置关系的图(其一)。在图14中，与图11相同的构成部分赋予相同的符号，并省略其说明。如图14所示，在俯视状态，使空心部23a的外缘部不与外部连接端子16重叠的空心部23a的最大宽度d如式(数学式1)所示为d＝l-r。在图14中，l表示在x方向和y方向上相邻的外部连接端子16的间隔，r表示外部连接端子16在俯视状态的直径。
图15A为例示相邻的外部连接端子和感应器之间的位置关系的图(其二)。图15B为例示相邻的外部连接端子和感应器之间的位置关系的图(其三)。在图15A和图15B中，与图11相同的构成部分赋予相同的符号，并省略其说明。感应器28为具有最大宽度为d的空心部28a的感应器。28b表示空心部28a的中心。中心28b与虚线26a之间的距离为na，中心28b与虚线26b之间的距离为nb。
如图15A所示，只要na+d/2≤l/2-r/2，与nb的值无关，在俯视状态空心部28a的外缘部不会与外部连接端子16重叠。同样，只要nb+d/2≤l/2-r/2，与na的值无关，在俯视状态空心部28a的外缘部不会与外部连接端子16重叠。通过对这些式进行变形，可以导出式(数学式2)～式(数学式4)。
需要说明的是，为了在俯视状态使空心部28a的外缘部与外部连接端子16不会重叠，只要使距离na和距离nb之中的任意一个满足式(数学式3)或式(数学式4)即可，当然距离na和距离nb的双方都满足式(数学式3)或式(数学式4)也可以。当距离na和距离nb之中的任意一个为零时，可以使空心部28a的外缘部与外部连接端子16之间的距离较大。
尤其，当距离na＝距离nb＝0时，如图15B所示，感应器28的中心28b位于第一虚线26a和第二虚线26b的交点上。此时，因为感应器28的空心部28a的外缘部与布置在其周边部的外部连接端子16之间的距离最大，因此从感应器28与外部连接端子16之间的磁性结合的观点出发，是最好的状态。
根据本发明的第一实施方式，在具有感应器的半导体装置中，确定感应器的空心部的最大宽度以使其满足式(数学式1)，并将感应器布置在满足式(数学式3)或式(数学式4)中任意的至少一个的位置。结果，在俯视状态，可以布置成感应器的空心部的外缘部不会与设置在其周边部的外部连接端子重叠。因此，感应器中流通电流而产生的磁通不会贯穿外部连接端子，外部连接端子上不会产生涡电流，从而可以防止感应器与外部连接端子之间的磁性结合引起的感应器的特性劣化。
<第二实施方式>
第一实施方式中示出了将本发明应用于x方向和y方向上相邻的外部连接端子之间的间隔为一定的半导体装置中的例子。第二实施方式中示出将本发明应用于具有x方向和y方向上相邻的外部连接端的间隔不同的两个区域的半导体装置的例子。
图16为例示本发明的第二实施方式的半导体装置中的感应器与外部连接端子之间的位置关系的图。在图16中，与图4相同的构成部分赋予相同的符号，并省略其说明。在图16中，29表示感应器，29a表示感应器29的空心部。参照图16，半导体装置40具有x方向和y方向上相邻的外部连接端子16的间隔不同的两个区域(下面称为第一区域和第二区域)。
在第一区域中，多个外部连接端子16布置成格子状，在x方向和y方向上相邻的外部连接端子16的间隔为l1(下面称为第一间隔l1)。在第二区域中，多个外部连接端子16布置成格子状，在x方向和y方向上相邻的外部连接端子16的间隔为比l1大的l2(下面称为第二间隔l2)。
在第一区域中，多个感应器23布置在空心部23a不会与多个外部连接端子16在俯视状态重叠的位置。在第二区域中，多个感应器29布置在空心部29a不会与多个外部连接端子16在俯视状态重叠的位置。需要说明的是，俯视状态是指从Z+方向观察半导体装置40的状态。
在半导体装置40中，不像图1中示出的半导体装置100那样感应器203与外部连接端子106在俯视状态处于重叠的位置，而是感应器23、29与外部连接端子16在俯视状态布置于不重叠的位置(参照图16)，因此在感应器23和/或29中流通电流时产生的磁通不会贯穿外部连接端子16。结果，感应器23、29与外部连接端子16之间不会产生磁性结合，因此不会使感应器23和/或29的特性劣化。
在半导体装置40中，布置外部连接端子和感应器的方法基本上与图6的流程相同。但是，因为半导体装置40具有外部连接端子16以第一间隔l1布置为格子状的第一区域和外部连接端子16以大于第一间隔l1的第二间隔l2布置为格子状的第二区域，因此在第一区域和第二区域分别执行图6中示出的步骤101～106(S101～S106)。
进一步详细说明时，图6中示出的步骤101分别在第一区域和第二区域确定外部连接端子16的布置(S101)。接着，在步骤102中，确定布置在第一区域的感应器23的空心部23a的最大宽度d1以使其满足式(数学式6)。并且，确定布置在第二区域的感应器29的空心部29a的最大宽度d2以使其满足式(数学式7)(S 102)。
[数学式6]
d1≤l1-r
在此，l1表示在x方向和y方向上相邻的外部连接端子16之间的间隔，r表示外部连接端子16在俯视状态的直径。
[数学式7]
d2≤l2-r
在此，l2表示在x方向和y方向上相邻的外部连接端子16之间的间隔，r表示外部连接端子16在俯视状态的直径。
接着，在步骤103中，在第一区域划出通过第一方向上相邻的外部连接端子16的大致中央的第一虚线26a。并且，在第二区域划出通过第一方向上相邻的外部连接端子16的大致中央的第三虚线26c(S103)。例如，将第一方向设为x方向，划出通过x方向上相邻的外部连接端子16的大致中央的第一虚线26a和第三虚线26c。
接着，在步骤104中，在第一区域划出通过与第一方向大致垂直的第二方向上相邻的外部连接端子16的大致中央的第二虚线26b。并且，在第二区域划出通过与第一方向大致垂直的第二方向上相邻的外部连接端子16的大致中央的第四虚线26d(S104)。例如，将第二方向设定为与作为第一方向的x方向大致垂直的y方向，划出通过y方向上相邻的外部连接端子16的大致中央的第二虚线26b和第四虚线26d。
接着，在步骤105中，确定感应器23的中心23b和与感应器23最近的第一虚线26a的距离以及感应器23的中心23b和与感应器23最近的第二虚线26b的距离的容许范围m1，使其满足式(数学式8)。并且，确定感应器29的中心29b和与感应器29最近的第三虚线26c的距离以及感应器29的中心29b和与感应器29最近的第四虚线26d的距离的容许范围m2，使其满足式(数学式9)(S105)。
[数学式8]
m1＝{l1-(d1+r)}/2
在此，l1表示在x方向和y方向上相邻的外部连接端子16之间的间隔，r表示外部连接端子的在俯视状态的直径，d1表示感应器23的空心部23a的最大宽度。
[数学式9]
m2＝{l2-(d2+r)}/2
在此，l2表示在x方向和y方向上相邻的外部连接端子16之间的间隔，r表示外部连接端子在俯视状态的直径，d2表示感应器29的空心部29a的最大宽度。
接着，在步骤106中，确定感应器23的中心23b和最近的第一虚线26a的距离na1，以及感应器23的中心23b和最近的第二虚线26b的距离nb1。距离na1和nb1被确定为距离na1和/或nb1满足式(数学式10)和/或式(数学式11)。即，距离na1和/或nb1为容许范围m1以下的任意值。并且，基于所确定的距离na1和nb1布置感应器23。
并且，确定感应器29的中心29b和最近的第三虚线26c的距离na2，以及感应器29的中心29b和最近的第四虚线26d的距离nb2。距离na2和nb2被确定为距离na2和/或nb2满足式(数学式12)和/或式(数学式13)。即，距离na2和/或nb2为容许范围m2以下的任意值。并且，基于所确定的距离na2和nb2布置感应器29(S106)。
[数学式10]
na1≤m1
在此，m1表示感应器23的中心23b和与感应器23最近的第一虚线26a的距离以及感应器23的中心23b和与感应器23最近的第二虚线26b的距离的容许范围。
[数学式11]
nb1≤m1
在此，m1表示感应器23的中心23b和与感应器23最近的第一虚线26a的距离以及感应器23的中心23b和与感应器23最近的第二虚线26b的距离的容许范围。
[数学式12]
na2≤m2
在此，m2表示感应器29的中心29b和与感应器29最近的第三虚线26c的距离以及感应器29的中心29b和与感应器29最近的第四虚线26d的距离的容许范围。
[数学式13]
nb2≤m2
在此，m2表示感应器29的中心29b和与感应器29最近的第三虚线26c的距离以及感应器29的中心29b和与感应器29最近的第四虚线26d的距离的容许范围。
图17为例示感应器布置状态的图。在图17中，与图16相同的构成部分赋予相同的符号，并省略其说明。感应器23和29按照图6中示出的流程如图17中示出的那样被布置。
需要说明的是，只要距离na1和nb1中的任意一个满足容许范围m1以下的值，针对每个感应器23可以取不同的值。此时，感应器23相对于第一虚线26a和/或第二虚线26b不规则地布置。并且，只要距离na2和nb2中的任意一个满足容许范围m2以下的值，针对每个感应器29可以取不同的值。此时，感应器29相对于第三虚线26c和/或第四虚线26d不规则地布置。
需要说明的是，为了在俯视状态使感应器23的空心部23a的外缘部与外部连接端子16不会重叠，只要使距离na1和距离nb1之中的任意一个满足式(数学式10)或式(数学式11)即可，当然距离na1和距离nb1的双方都满足式(数学式10)或式(数学式11)也可以。当距离na1和距离nb1之中的任意一个为零时，可以使空心部23a的外缘部与外部连接端子16之间的距离较大。
尤其，当距离na1＝距离nb1＝0时，感应器23的中心23b位于第一虚线26a和第二虚线26b的交点上。此时，因为感应器23的空心部23a的外缘部与布置在其周边部的外部连接端子16之间的距离最大，因此从感应器23与外部连接端子16之间的磁性结合的观点出发，是最好的状态。
并且，为了在俯视状态使感应器29的空心部29a的外缘部与外部连接端子16不会重叠，只要使距离na2和距离nb2之中的任意一个满足式(数学式12)或式(数学式13)即可，当然距离na2和距离nb2的双方都满足式(数学式12)或式(数学式13)也可以。当距离na2和距离nb2之中的任意一个为零时，可以使空心部29a的外缘部与外部连接端子16之间的距离较大。
尤其，当距离na2＝距离nb2＝0时，感应器29的中心29b位于第三虚线26c和第四虚线26d的交点上。此时，因为感应器29的空心部29a的外缘部与布置在其周边部的外部连接端子16之间的距离最大，因此从感应器29与外部连接端子16之间的磁性结合的观点出发，是最好的状态。
根据本发明的第二实施方式，可以得到与本发明的第一实施方式相同的效果。并且，在具有x方向和y方向上相邻的外部连接端子的间隔不同的两个区域的半导体装置中，可以在各区域使感应器的空心部的最大宽度和感应器的布置最佳化。
<第一实施方式的变形例>
如图11所示，在第一实施方式中，所有的感应器23布置为感应器23的中心23b与最接近的第一虚线26a之间的距离na以及感应器23的中心23b与最接近的第二虚线26b之间的距离nb相同的例子。但是，如第一实施方式中说明过的那样，只要距离na和nb中的任意一个满足容许范围m以下的值，针对每个感应器23可以取不同的值。在第一实施方式的变形例中，距离na和nb分别在各感应器23中设定为不同值，各感应器23相对于第一虚线26a和/或第二虚线26b不规则地布置。
图18为例示感应器不规则地布置的状态的图。在图18中，与图11相同的构成部分赋予相同的符号，并省略其说明。在图18中，感应器23包含没有图示的部分共有n个(n为自然数)。为了方便表示，将n个感应器23分别表示为23(1)～23(n)，其中心分别表示为23b(1)～23b(n)。na(1)～na(n)表示感应器23(1)的中心23b(1)～感应器23(n)的中心23b(n)和与其最近的第一虚线26a之间距离，nb(1)～nb(n)表示感应器23(1)的中心23b(1)～感应器23(n)的中心23b(n)和与其最近的第二虚线26b之间距离。
距离na(1)～na(n)分别设定为不同的值。并且，距离nb(1)～nb(n)分别设定为不同的值。但是，距离na(n)和nb(n)中的至少一个被设定为容许范围m以下的值。在此，距离na(1)～na(n)中的一部分值可以被设定为相同，距离nb(1)～nb(n)中的一部分值可以被设定为相同。
距离na(1)～na(n)和距离nb(1)～nb(n)通过图6中示出的流程确定。与第一实施方式不同的点在于，在步骤106中，针对感应器23(1)～23(n)分别确定距离na(1)～na(n)和距离nb(1)～nb(n)。据此，可以相对于第一虚线26a和/或第二虚线26b不规则地布置各感应器23(感应器23(1)～23(n))。
根据本发明的第一实施方式的变形例，可以得到与本发明的第一实施方式相同的效果。并且，通过相对于第一虚线和/或第二虚线不规则地布置各感应器，可以增加半导体装置中布置部件的自由度。
上面详细说明了本发明的最佳实施方式及其变形例，但本发明并不限定于上述实施方式及其变形例，在不脱离本发明范围的情况下，可以在上述实施方式及其变形例中附加各种变形和替换。
例如，在第一实施方式及其变形例以及第二实施方式中示出了将本发明应用于所谓的晶圆片级芯片规模封装(WLCSP)的半导体装置的例子，但本发明也可以应用于其他半导体装置中。
并且，在第一实施方式及其变形例中示出了相对于第一虚线和/或第二虚线不规则地布置各感应器的例子，但是在第二实施方式中示出的具有外部连接端子间隔不同的两个区域的半导体装置中，也可以在各区域中相对于第一虚线和/或第二虚线以及第三虚线和/或第四虚线不规则地布置各感应器。
本国际申请将2008年7月8日申请的日本国际专利申请2008-178308号作为主张优先权的基础，并在本国际申请中引用日本国际专利申请2008-178308号的全部内容。

Claims (11)

1.一种半导体装置的布置方法，该半导体装置具有多个外部连接端子和多个感应器，所述外部连接端子以预定的间隔布置为格子状，所述半导体装置的布置方法的特征在于，包含：
第一步骤，确定所述外部连接端子的布置情况；
第二步骤，确定所述感应器的空心部的最大宽度；
第三步骤，划出第一虚线，该第一虚线通过第一方向上相邻的所述外部连接端子的大致中央；
第四步骤，划出第二虚线，该第二虚线通过与所述第一方向大致垂直的第二方向上相邻的所述外部连接端子的大致中央；
第五步骤，确定与所述感应器最近的所述第一虚线和所述第二虚线与所述感应器中心之间的距离的容许范围；
第六步骤，布置所述感应器，以使与所述感应器最近的所述第一虚线与所述感应器中心之间的距离和与所述感应器最近的所述第二虚线与所述感应器中心之间的距离中任意的至少一个距离在所述容许范围之内。
2.根据权利要求1所述的半导体装置的布置方法，其特征在于，当将所述最大宽度设为d，将与所述感应器最近的所述第一虚线和所述感应器中心之间的距离设为na，将与所述感应器最近的所述第二虚线与所述感应器中心之间的距离设为nb时，所述d满足式(1)，所述na和/或所述nb满足式(2)和/或式(3)，
d≤l-r………………(1)
na≤{l-(d+r)}/2…………(2)
nb≤{l-(d+r)}/2…………(3)
在此，l表示所述第一方向和所述第二方向上相邻的所述外部连接端子的间隔，r表示所述外部连接端子在俯视状态的最大直径。
3.一种半导体装置的布置方法，该半导体装置具有多个外部连接端子和多个感应器，且具有所述外部连接端子以第一间隔布置为格子状的第一区域和所述外部连接端子以大于所述第一间隔的第二间隔布置为格子状的第二区域，所述半导体装置的布置方法的特征在于，包含：
第一步骤，在所述第一区域和所述第二区域确定所述外部连接端子的布置情况；
第二步骤，确定布置在所述第一区域的所述感应器的空心部的最大宽度和布置在所述第二区域的所述感应器的空心部的最大宽度；
第三步骤，在所述第一区域划出第一虚线并在所述第二区域划出第三虚线，该第一虚线通过第一方向上相邻的所述外部连接端子的大致中央，该第三虚线通过第一方向上相邻的所述外部连接端子的大致中央；
第四步骤，在所述第一区域划出第二虚线并在所述第二区域划出第四虚线，该第二虚线通过与所述第一方向大致垂直的第二方向上相邻的所述外部连接端子的大致中央，该第四虚线通过与所述第一方向大致垂直的第二方向上相邻的所述外部连接端子的大致中央；
第五步骤，在所述第一区域确定与所述感应器最近的所述第一虚线和所述第二虚线与所述感应器中心之间的距离的容许范围A，并在所述第二区域确定与所述感应器最近的所述第三虚线和所述第四虚线与所述感应器中心之间的距离的容许范围B；
第六步骤，在所述第一区域布置所述感应器并在所述第二区域布置所述感应器，在所述第一区域使与所述感应器最近的所述第一虚线与所述感应器中心之间的距离和与所述感应器最近的所述第二虚线与所述感应器中心之间的距离中任意的至少一个距离在所述容许范围A之内，在所述第二区域使与所述感应器最近的所述第三虚线与所述感应器中心之间的距离和与所述感应器最近的所述第四虚线与所述感应器中心之间的距离中任意的至少一个距离在所述容许范围B之内。
4.根据权利要求3所述的半导体装置的布置方法，其特征在于，当将所述第一区域中的所述最大宽度设为d1，将与所述感应器最近的第一虚线和所述感应器的中心之间的距离设为na1，将与所述感应器最近的所述第二虚线与所述感应器中心之间的距离设为nb1时，所述d1满足式(4)，所述na1和/或所述nb1满足式(5)和/或式(6)，当将所述第二区域中的最大宽度设为d2，将与所述感应器最近的第三虚线和所述感应器中心之间的距离设为na2，将与所述感应器最近的第四虚线与所述感应器中心之间的距离设为nb2时，所述d2满足式(7)，所述na2和/或所述nb2满足式(8)和/或式(9)，
d1≤l1-r………………(4)
na1≤{l1-(d1+r)}/2…………(5)
nb1≤{l1-(d1+r)}/2…………(6)
d2≤l2-r………………(7)
na2≤{l2-(d2+r)}/2…………(8)
nb2≤{l2-(d2+r)}/2…………(9)
在此，l1表示在所述第一区域中所述第一方向和所述第二方向上相邻的所述外部连接端子的间隔，l2表示在所述第二区域中所述第一方向和所述第二方向上相邻的所述外部连接端子的间隔，r表示所述外部连接端子在俯视状态的最大直径。
5.根据权利要求1或3所述的半导体装置的布置方法，其特征在于，所述感应器被布置为所述感应器中心位于所述第一虚线或所述第二虚线上，或者位于所述第三虚线或所述第四虚线上。
6.根据权利要求1或3所述的半导体装置的布置方法，其特征在于，所述感应器被布置为所述感应器中心位于所述第一虚线和所述第二虚线的交点上，或者位于所述第三虚线和所述第四虚线的交点上。
7.一种半导体装置，具有多个外部连接端子和多个感应器，所述外部连接端子以预定的间隔布置为格子状，所述半导体装置的特征在于，
在所述外部连接端子中，
当将所述感应器的空心部的最大宽度设为d，
将通过第一方向上相邻的所述外部连接端子的大致中央的、与所述感应器最近的第一虚线和所述感应器中心之间的距离设为na，
将通过与所述第一方向大致垂直的第二方向上相邻的所述外部连接端子的大致中央的、与所述感应器最近的第二虚线与所述感应器中心之间的距离设为nb时，
所述d满足式(1)，所述na和/或所述nb满足式(2)和/或式(3)，
d≤l-r………………(1)
na≤{l-(d+r)}/2…………(2)
nb≤{l-(d+r)}/2…………(3)
在此，l表示所述第一方向和所述第二方向上相邻的所述外部连接端子的间隔，r表示所述外部连接端子在俯视状态的最大直径。
8.一种半导体装置，具有多个外部连接端子和多个感应器，且具有所述外部连接端子以第一间隔布置为格子状的第一区域和所述外部连接端子以大于所述第一间隔的第二间隔布置为格子状的第二区域，所述半导体装置的特征在于，
当将所述第一区域中的所述感应器的空心部的最大宽度设为d1，
将所述第一区域中通过第一方向上相邻的所述外部连接端子的大致中央的、与所述感应器最近的第一虚线和所述感应器中心之间的距离设为na1，
将通过与所述第一方向大致垂直的第二方向上相邻的所述外部连接端子的大致中央的、与所述感应器最近的第二虚线与所述感应器中心之间的距离设为nb1时，
所述d1满足式(4)，所述na1和/或所述nb1满足式(5)和/或式(6)，
当将所述第二区域中的所述感应器空心部的最大宽度设为d2，
将所述第二区域中通过第一方向上相邻的所述外部连接端子的大致中央的、与所述感应器最近的第三虚线和所述感应器的中心之间的距离设为na2，
将通过与所述第一方向大致垂直的第二方向上相邻的所述外部连接端子的大致中央的、与所述感应器最近的第四虚线与所述感应器中心之间的距离设为nb2时，
所述d2满足式(7)，所述na2和/或所述nb2满足式(8)和/或式(9)，
d1≤l1-r………………(4)
na1≤{l1-(d1+r)}/2…………(5)
nb1≤{l1-(d1+r)}/2…………(6)
d2≤l2-r………………(7)
na2≤{l2-(d2+r)}/2…………(8)
nb2≤{l2-(d2+r)}/2…………(9)
在此，l1表示在所述第一区域中所述第一方向和所述第二方向上相邻的所述外部连接端子的间隔，l2表示在所述第二区域中所述第一方向和所述第二方向上相邻的所述外部连接端子的间隔，r表示所述外部连接端子在俯视状态的最大直径。
9.根据权利要求7或8所述的半导体装置，其特征在于，所述感应器被布置为所述感应器中心位于所述第一虚线或所述第二虚线上，或者位于所述第三虚线或所述第四虚线上。
10.根据权利要求7或8所述的半导体装置，其特征在于，所述感应器被布置为所述感应器中心位于所述第一虚线和所述第二虚线的交点上，或者位于所述第三虚线和所述第四虚线的交点上。
11.根据权利要求7或8所述的半导体装置，其特征在于，所述感应器不规则地布置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108075035A (zh) * 2016-11-18 2018-05-25 旭化成微电子株式会社 霍尔元件

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012190260A (ja) * 2011-03-10 2012-10-04 Renesas Electronics Corp 半導体装置の設計支援装置、設計支援プログラム及びレイアウト情報生成方法
US9664728B2 (en) 2013-04-14 2017-05-30 Infineon Technologies Austria Ag Detection of defective electrical connections
JP6318565B2 (ja) * 2013-11-13 2018-05-09 セイコーエプソン株式会社 半導体装置および電子機器
JP2017168472A (ja) * 2016-03-14 2017-09-21 株式会社村田製作所 多層基板
KR20200119842A (ko) * 2018-02-13 2020-10-20 시러스 로직 인터내셔널 세미컨덕터 리미티드 수동 전기 구성요소를 포함하는 집적 회로의 제작

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4117878C2 (de) * 1990-05-31 1996-09-26 Toshiba Kawasaki Kk Planares magnetisches Element
JP3441082B2 (ja) * 1990-05-31 2003-08-25 株式会社東芝 平面型磁気素子
TW419810B (en) * 1998-06-18 2001-01-21 Hitachi Ltd Semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108075035A (zh) * 2016-11-18 2018-05-25 旭化成微电子株式会社 霍尔元件

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Date Code Title Description
C06 Publication
PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20110608