CN102055459A - 在保险/容限操作期间产生偏压以保护输入/输出电路 - Google Patents

在保险/容限操作期间产生偏压以保护输入/输出电路 Download PDF

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Abstract

在保险/容限操作期间产生偏压以保护输入/输出电路。一种方法包括从电源电压可控地产生第一偏压以在将与IO垫接口的集成电路(IC)的输入/输出(IO)核器件的一个或多个构成有源电路元件的工作电压的上容限值内，以及从通过IO垫提供的外部电压可控地产生第二偏压以在将与IO垫接口的IO核器件的一个或多个构成有源电路元件的工作电压的上容限值内。该方法还包括可控地使用由IO核产生的控制信号，以在驱动器操作模式期间从第一偏压得到输出偏压，或者在保险操作模式和容限操作模式期间从第二偏压得到输出偏压。

Description

在保险/容限操作期间产生偏压以保护输入/输出电路
技术领域
本公开一般地涉及输入/输出电路，更具体地说，涉及在保险操作和容限操作期间产生偏压以保护输入/输出(IO)电路的***、装置和方法。
背景技术
集成电路(IC)可以包括在与另一构成部分不同的电压下工作的构成部分。工作在不同电压下的构成部分之间的接口可能要求包括有源元件(例如，金属氧化物半导体(MOS)晶体管)的缓冲器电路，其中有源元件在比其终端上的电压低的电压(例如，1.8V)下工作。
图1示出了缓冲器电路的输出级100的示意图。输出级100可以包括p沟道金属氧化物半导体(PMOS)晶体管M1 102和n沟道MOS(NMOS)晶体管M2 104。M1 102的源极(S)终端可以连接到电源电压VDDIO 106，并且M2 104的源极(S)终端可以连接到电源电压VSS 110。晶体管(M1 102和M2 104)的体(B)终端可以与其源极(S)终端短接，以将晶体管(M1 102和M2 104)的体(B)终端也分别连接到VDDIO 106和VSS 110。M1 102和M2 104的漏极(D)终端可以彼此相连，如图1所示。
来自IC的输入/输出(IO)垫108的外部电压可以供应到M1 102和M2 104的漏极(D)终端的每一个。晶体管(M1 102和M2 104)的栅极(G)终端可以由从缓冲器电路的控制电路产生的控制信号(CTRL1 112和CTRL2 114)驱动。当IO垫108电压(例如，3.465V)高于电源电压VDDIO 106(例如，1.8V、2.5V)时，图1中示出的与M1 102相关联的寄生二极管D1 116可以接通，导致在IO垫108电压和电源电压VDDIO 106之间形成直接通路。D1116的接通可以导致大电流的导通，这又引起大漏泄电流流动。图1还示出了与M2 104相关联的寄生二极管D2 118。
IO垫108电压的高值因而会威胁缓冲器电路的可靠性。
发明内容
这里公开了在保险操作和容限操作期间产生偏压以保护输入/输出(IO)电路的***、装置和方法。
在一个方面，一种方法包括：从电源电压可控地产生第一偏压，以在将与IO垫接口的集成电路(IC)的输入/输出(IO)核器件的一个或多个构成有源电路元件的工作电压的上容限值内；以及从通过IO垫提供的外部电压可控地产生第二偏压，以在将与IO垫接口的IO核器件的一个或多个构成有源电路元件的工作电压的上容限值内。所述方法还包括可控地使用由IO核产生的控制信号，以在驱动器操作模式期间从第一偏压得到输出偏压，或者在保险操作模式和容限操作模式期间从第二偏压得到输出偏压。
在驱动器操作模式期间，通过IO垫提供的外部电压在零至电源电压的值之间变化。在保险操作模式期间电源电压为零，并且在容限操作模式期间，通过IO垫提供的外部电压增加到高于电源电压的值。
在另一方面，一种偏压产生电路包括复用器块，复用器块被配置成：接收从电源电压可控产生的在将与IO垫接口的IC的IO核器件的一个或多个构成有源电路元件的工作电压的上容限值内的第一偏压；以及接收从通过IO垫提供的外部电压可控产生的在将与IO垫接口的IO核器件的一个或多个构成有源电路元件的工作电压的上容限值内的第二偏压。复用器块还被配置成通过对由IO核产生的控制信号的可控使用，从在驱动器操作模式期间的第一偏压或在保险操作模式和容限操作模式期间的第二偏压中得到输出偏压。
在驱动器操作模式期间，通过IO垫提供的外部电压在零至电源电压的值之间变化。在保险操作模式期间电源电压为零，并且在容限操作模式期间，通过IO垫提供的外部电压增加到高于电源电压的值。
在又一实施例中，一种输入/输出(IO)电路包括：IO核端块，用以产生控制信号，驱动器块，用以驱动一个或多个外部有源电路元件，与所述驱动器块接口的IO垫，以及偏压产生电路。IO核端块包括一个或多个构成有源电路元件，所述一个或多个构成有源电路元件具有其工作电压的上容限值。偏压产生电路被配置成接收电源电压，接收通过IO垫提供的外部电压，以及在IO核端块的一个或多个构成有源电路元件的工作电压的上容限值内产生输出偏压。
偏压产生电路包括复用器块，被配置成：接收从电源电压可控产生的在将与IO垫接口的IO核端器件的一个或多个构成有源电路元件的工作电压的上容限值内的第一偏压；以及接收从通过IO垫提供的外部电压可控产生的在将与IO垫接口的IO核端器件的一个或多个构成有源电路元件的工作电压的上容限值内的第二偏压。偏压产生电路还被配置成通过对由IO核端块产生的控制信号的可控使用，从在驱动器操作模式期间的第一偏压或在保险操作模式和容限操作模式期间的第二偏压中得到输出偏压。
在驱动器操作模式期间，通过IO垫提供的外部电压在零至电源电压的值之间变化。在保险操作模式期间电源电压为零，并且在容限操作模式期间，通过IO垫提供的外部电压增加到高于电源电压的值。
这里公开的方法和***可以以实现多个方面的任意方式实现，并且可以以包含一组指令的机器可读介质的形式执行，该组指令在由机器执行时，使得机器执行这里公开的任意操作。从附图和下文的详细说明，其他特征将变得明显。
附图说明
本发明的实施例在附图中以示例而非限制的方式进行了描述，附图中类似的标号指示相似的元件。其中，
图1是缓冲器电路的输出级的示意图。
图2是根据一个或多个实施例的复用器电路的示意图。
图3是根据一个或多个实施例的图2的复用器电路的晶体管实现的示意图。
图4是根据一个或多个实施例在驱动器操作模式期间图2的复用器电路的晶体管实现的DC特性图。
图5是根据一个或多个实施例在保险操作模式期间图2的复用器电路的晶体管实现的DC特性图。
图6是根据一个或多个实施例在容限操作模式期间图2的复用器电路的晶体管实现的DC特性图。
图7是根据一个或多个实施例在保险操作模式期间图2的复用器电路的晶体管实现的瞬态特性图。
图8是根据一个或多个实施例在容限操作模式期间图2的复用器电路的晶体管实现的瞬态特性图。
图9是根据一个或多个实施例在驱动器操作模式期间图2的复用器电路的晶体管实现的瞬态特性图。
图10是根据一个或多个实施例的输入/输出(IO)电路的***示图。
图11是详细描述根据一个或多个实施例产生输出偏压的方法中所涉及操作的流程图。
从下文详细的说明和附图，这些实施例的其他特征将变得明显。
具体实施方式
下文描述的示例性实施例可以用来在保险操作和容限操作期间产生偏压以保护输入/输出(IO)电路。尽管参考了具体的示例性实施例描述了这些实施例，但是很明显在不背离各个实施例的宽泛精神和范围的情况下，可以对这些实施例进行多种修改和改变。
图2示出了根据一个或多个实施例的复用器电路200。在一个或多个实施例中，复用器电路200包括复用器块202，复用器块202可以接收第一偏压206和第二偏压208作为输入。在一个或多个实施例中，第一偏压206可以从电源电压(图2中未示出)可控产生，并且第二偏压208可以从通过输入/输出(IO)垫(图2中未示出)提供的外部电压可控产生。在一个或多个实施例中，第一偏压206和第二偏压208可以在将与IO垫接口的集成电路(IC)的IO核器件的一个或多个构成有源电路元件(例如，金属氧化物半导体(MOS)晶体管)的工作电压的上容限值内。
在一个或多个实施例中，复用器块202的输出(被示为图2中的输出偏压210)在驱动器操作模式期间可以从第一偏压206得到，其中通过IO垫提供的外部电压可以在零至电源电压的值之间变化，或者在保险操作模式和容限操作模式期间从第二偏压208得到。在一个或多个实施例中，在保险操作模式期间电源电压可以为零，并且在容限操作模式期间通过IO垫提供的外部电压在0至高于电源电压的值之间变化。
换句话说，如图2所示，复用器块的输出210可以基于控制信号204(例如，输出使能(OE))的“高”或“低”状态。控制信号204的“高”状态(其是逻辑“1”)可以指示电源电压的存在。控制信号204的“低”状态(其是逻辑“0”)可以指示电源电压的缺失或容限情形，其中通过IO垫提供的外部电压可以增加至高于电源电压的值。因此，在控制信号204的“低”状态期间，电源电压可以存在或可以不存在。在一个或多个实施例中，控制信号204可以由IO核产生。
在一个或多个实施例中，控制信号204可以以可控地方式使用，以得到输出偏压210。因此，当控制信号204的状态为“高”时在驱动器操作模式期间输出偏压210可以从第一偏压206得到，或者当控制信号204的状态为“低”时在容限操作模式和保险操作模式期间输出偏压210可以从第二偏压208得到。
在一个或多个实施例中，第一偏压206可以被可控产生为电源电压的一部分。在一个或多个实施例中，第二偏压208可以被可控产生为通过IO垫提供的外部电压减去一个或多个有源元件(例如，金属氧化物半导体(MOS)晶体管)的阈值电压。
图3示出了根据一个或多个实施例的图2的复用器电路200的晶体管实现300。对本领域普通技术人员来说很明显，MOS晶体管的源极(S)和漏极(D)终端是可互换的，因此，将电压耦合到源极(S)终端并从漏极(D)终端输出另一电压等同于将电压耦合到漏极(D)终端并从源极(S)终端输出另一电压。漏极-漏极(D-D)路径也可以等同于源极-漏极(S-D)路径。
在一个或多个实施例中，复用器块202包括第一MOS晶体管Q4 322和一对MOS晶体管(Q3 320和Q5 324)，其中第一MOS晶体管Q4 322被配置成在其源极(S)终端处接收第一偏压206，并且一对MOS晶体管(Q3 320和Q5 324)被配置成在其栅极(G)终端处接收控制信号204的可控电平偏移版本(控制信号LS 302)。在一个或多个实施例中，在驱动器操作模式和容限操作模式中的每个操作模式期间，控制信号LS 302可以是电源电压VDDIO(图3中未示出)的一部分。在一个或多个实施例中，在驱动器操作模式期间，控制信号LS 302可以处于比在容限操作模式期间的控制信号LS302的值(例如，0.1VDDIO)更高的值(例如，0.6VDDIO)。在一个或多个实施例中，在保险操作模式期间，当电源电压(VDDIO)为零时，控制信号LS 302可以是零。
因此，在一个或多个实施例中，控制信号LS 302可以在驱动器操作模式期间的0.6VDDIO和容限操作模式期间的0.1VDDIO之间切换，取决于控制信号204代表逻辑“1”还是逻辑“0”。然而，如图2所示，逻辑“0”还可以代表保险操作模式，其中控制信号LS 302为零。因此，控制信号204的两种状态可以更好地描述为逻辑“高”(在驱动器操作模式期间)和逻辑“低”(在容限操作模式期间和保险操作模式期间)。
在一个或多个实施例中，Q3 320的漏极(D)终端可以耦合到Q5 324的漏极(D)终端。在一个或多个实施例中，Q3 320和Q5 324的源极(S)终端可以分别耦合到Q4 322的栅极(G)终端和漏极(D)终端。在一个或多个实施例中，Q5 324可以被配置成在其漏极(D)终端处接收第二偏压208。在一个或多个实施例中，Q3 320和Q5 324的漏极(D)终端可以彼此耦合。在一个或多个实施例中，Q3 320、Q4 322和Q5 324可以是p沟道MOS(PMOS)晶体管。在一个或多个实施例中，复用器块202的输出，输出偏压210，可以在Q4 322和Q5 324之间的漏极-源极(D-S)路径处(节点C338)获得。
在一个或多个实施例中，控制信号204和第一偏压206可以被分别施加在MOS晶体管Q2 318和Q1 316的栅极(G)终端处。在一个或多个实施例中，Q1 316的源极(S)终端可以耦合到Q2 318的漏极(D)终端，并且Q1316的漏极(D)终端可以耦合到Q4 322的栅极(G)终端。在一个或多个实施例中，Q1 316和Q2 318的体(B)终端以及Q2 318的源极(S)终端可以保持在第二电源电压314(VSS)。在一个或多个实施例中，Q1 316和Q2318可以是传输晶体管(图3中被示为NMOS晶体管)，所述传输晶体管被配置成在控制信号204的逻辑“高”期间当Q1 316和Q2 318被接通时，使能节点A 334放电。在一个或多个实施例中，第一偏压206可以是电源电压VDDIO的一部分(0.55VDDIO)。
在一个或多个实施例中，一对MOS晶体管(Q6 326和Q7 328)可以被设置在图2的复用器电路200的晶体管实现300中，以将通过IO垫提供的外部电压(IO垫304电压)减少Q6 326和Q7 328的阈值电压。因此，在节点B326处，第二偏压208可以表示为示例公式1。
VSB＝IOPAD-2Vtn                          (1)
其中VSB是第二偏压208，IOPAD是IO垫304电压，并且Vtn是Q6 326和Q7 328中每个的阈值电压。图3将Q6 326和Q7 328示为n沟道MOS(NMOS)晶体管，其中Q6 326的源极(S)终端可以耦合到Q7 328的漏极(D)终端。在一个或多个实施例，IO垫304电压可以施加到Q7 328的源极(S)终端和栅极(G)终端。在一个或多个实施例中，Q6 326的栅极(G)终端可以耦合到其源极(S)终端。在一个或多个实施例中，Q6 326和Q7 328的体(B)终端可以保持在第二电源电压314(VSS)。本领域普通技术人员将意识到，用来降低IO垫304电压的有源元件(例如，MOS晶体管Q6 326和Q7 328)的数目可以变化，并且这种变化也在示例性实施例的范围内。
在一个或多个实施例中，第二偏压208因此可以在将与IO垫接口的IC的IO核器件的一个或多个构成有源电路元件(例如，MOS晶体管)的上容限值内。在一个或多个实施例中，为了产生在IO核器件的上述构成有源电路元件的上容限值内或附近的输出偏压210，可以提供MOS晶体管Q9332，其中MOS晶体管Q9 332的栅极(G)终端和漏极(D)终端被配置成接收可控输入电压(分别是V3 306和V1 308)。在一个或多个实施例中，Q9 332(图3中被示为NMOS晶体管)的源极(S)终端可以耦合到节点B336。在一个或多个实施例中，V3 306和V1 308可以被控制为电源电压VDDIO的一部分。例如，V3 306可以等于0.3VDDIO并且V1308可以等于0.1VDDIO。
在一个或多个实施例中，在保险操作模式期间当电源电压VDDIO为零时，Q9 332可以通过最大电流以最大化Q6 326和Q7 328上的二极管压降。在一个或多个实施例中，在驱动器操作模式期间和容限操作模式期间当电源电压存在时，Q9 332可以通过与保险操作模式期间的电流相比较小的电流。在一个或多个实施例中，Q6 326和Q7 328上的二极管压降因此可以降低。
在一个或多个实施例中，Q3 320、Q4 322、Q5 324和Q9 332的体(B)终端可以耦合到浮阱(FW)电路的输出以避免与上述晶体管相关联的寄生二极管的正向偏压。
在一个或多个实施例中，在驱动器操作模式期间，即，当控制信号204(例如，OE)为逻辑“高”并且电源电压VDDIO(例如，2.5V)存在时，第一偏压206可以依比例被适当设置为VDDIO的一部分(例如，0.55VDDIO)。在一个或多个实施例中，控制信号LS 302还可以被适当调整为VDDIO的一部分。例如，控制信号的逻辑“高”可以指示0.6VDDIO的控制信号LS 302值。在一个或多个实施例中，传输晶体管Q1316和Q2318可以接通，从而使得节点A 334能够放电。在一个或多个实施例中，节点A 334的放电可以将Q4322切换接通，并且控制信号LS 302的经调整“高电平”(例如，0.6VDDIO)可以保持Q3 320和Q5 32被切断。在一个或多个实施例中，节点B 336处的扰动不会影响节点C 338处的输出，即输出偏压210。在一个或多个实施例中，输出偏压210可以忠实跟踪第一偏压206，并且可以等于第一偏压206。
在一个或多个实施例中，在保险操作模式期间，即，当控制信号204为逻辑“低”并且电源电压VDDIO为零时，第一偏压206和控制信号LS 302也可以为零。因此，在一个或多个实施例中，节点A 334可能不能通过Q1 316-Q2 318路径放电。当IO垫304电压增加时，Q6 326和Q7 328可以接通，从而使得第二偏压208能够根据示例公式1跟踪IO垫304电压。在一个或多个实施例中，控制信号LS 302的逻辑“低”可以引起Q3 320和Q5 324接通，这可以充电节点A 334。在一个或多个实施例中，节点A 334的充电可以关断Q4 322。在一个或多个实施例中，由于Q5 324可以接通，所以输出偏压210可以跟踪第二偏压208。
在一个或多个实施例中，去耦电容器Q8 330可以被使用在节点C 338处以在IO垫304电压的切换期间缓解输出偏压210上的电容性噪声影响，其可以耦合到IO垫的驱动器的MOS晶体管的栅极(G)终端。在一个或多个实施例中，Q8 330可以是NMOS晶体管，其中输出偏压210耦合到其栅极(G)终端。在一个或多个实施例中，Q8 330的栅极(G)、体(B)和漏极(D)终端均可以保持在第二电源电压310(VSS)电平处。
在一个或多个实施例中，在容限操作模式期间，即，当控制信号204为逻辑“低”并且电源电压VDDIO存在时，控制信号LS 302可以切换到电源电压VDDIO的一部分，其中所述电源电压VDDIO的一部分低于驱动器操作模式期间控制信号LS 302的值。例如，控制信号LS 302可以切换到0.1VDDIO，其仍旧可以代表逻辑“低”。在一个或多个实施例中，当IO垫304电压低时，Q6 326和Q7 328可以与Q2 318一起关断。因此，在一个或多个实施例中，节点A334除了通过Q4 322外可能没有放电的路径。在一个或多个实施例中，节点A 334的放电可以引起输出偏压210停留在靠近Q4 322(通过其漏泄电流)的第一偏压处。
在一个或多个实施例中，当IO垫304电压低时，容限操作模式可以类似于驱动器操作模式。这里，当IO垫304电压增加至高于电源电压VDDIO的值时，这两种情形具有不同的控制信号LS 302值(分别为0.6VDDIO和0.1VDDIO)来区分容限操作模式和驱动器操作模式。
在一个或多个实施例中，当IO垫304电压增加时，Q6 326和Q7 328可以接通，从而使得第二偏压208能够根据示例公式1跟踪IO垫304电压。在一个或多个实施例中，控制信号LS 302的逻辑“低”可以引起Q3 320和Q5324接通，这可以充电节点A 334。在一个或多个实施例中，节点A 334的充电可以关断Q4 322。在一个或多个实施例中，由于Q5 324可以接通，所以输出偏压210可以跟踪第二偏压208。
在一个示例性实施例中，电源电压VDDIO可以是2.75V(2.5V+10％容限)，IO垫304电压可以是3.465V(3.3V+5％容限)，并且IO核器件的一个或多个构成有源电路元件的工作电压可以是1.98V(1.8V+10％容限)。在这种情形中，第一偏压206、第二偏压208和输出偏压210都可以在1.98V内。此外，在1.98V内的第一偏压206和第二偏压208可以有助于复用器电路200的构成MOS晶体管的可靠操作。
图4示出了根据一个或多个实施例在驱动器操作模式期间图2的复用器电路200的晶体管实现300的DC特性。在一个或多个实施例中，x轴402可以代表IO垫304电压并且y轴404可以代表电压变量(V)。在一个或多个实施例中，如图4所示，在IO垫304电压的所有值期间，输出偏压210可以等于第一偏压206。在一个或多个实施例中，在驱动器操作模式期间，控制信号LS 302和第一偏压206可以是电源电压VDDIO的一部分(例如，分别是0.6VDDIO和0.55VDDIO)。
图5示出了根据一个或多个实施例在保险操作模式期间图2的复用器电路200的晶体管实现300的DC特性。在一个或多个实施例中，x轴502可以代表IO垫304电压并且y轴504可以是电压变量(V)。在一个或多个实施例中，在保险操作模式期间电源电压VDDIO可以是零。在一个或多个实施例中，输出偏压210可以跟踪第二偏压208，如图5所示。换句话说，输出偏压210可以随着IO垫304电压的增加而增加。
图6示出了根据一个或多个实施例在容限操作模式期间图2的复用器电路200的晶体管实现300的DC特性图。在一个或多个实施例中，x轴602可以指示IO垫304电压并且y轴604可以指示电压变量(V)。在一个或多个实施例中，在容限操作模式期间电源电压VDDIO可以存在，并且控制信号LS 302可以处于逻辑“低”(例如，0.1VDDIO)。在一个或多个实施例中，如图6所示以及如上所述，当IO垫304电压低时，输出偏压210可以停留在靠近第一偏压206处。在一个或多个实施例中，当IO垫304电压增加时，Q6 326和Q7 328可以接通，并且输出偏压210可以开始跟踪第二偏压208。
图7示出了根据一个或多个实施例在保险操作模式期间图2的复用器电路200的晶体管实现300的瞬态特性图。在一个或多个实施例中，x轴702可以指示时间(t)并且y轴704可以指示电压变量(V)。在一个或多个实施例中，随着IO垫304电压从0切换到其最大值(例如，3.465V)以及从最大值切换到0，输出偏压210可以从低值(例如，Q4 322的阈值电压)切换到近似第二偏压208以及从第二偏压208到低值，如图7所示。在一个或多个实施例中，输出偏压210可以被钳位在Q4 322的阈值电压处，因为节点A334没有其他方式的放电路径。
图8示出了根据一个或多个实施例在容限操作模式期间图2的复用器电路200的晶体管实现300的瞬态特性。在一个或多个实施例中，x轴802可以指示时间(t)并且y轴804可以指示电压变量(V)。在一个或多个实施例中，随着IO垫304电压从0切换到其最大值(例如，3.465V)以及从最大值切换到0，输出偏压210可以在两个电压之间切换，即，一个是靠近第一偏压206的电压，另一个是靠近第二偏压208的电源，反之亦然。
图9示出了根据一个或多个实施例在驱动器操作模式期间图2的复用器电路200的晶体管实现300的瞬态特性。在一个或多个实施例中，x轴902可以代表时间(t)并且y轴904可以指示电压变量(V)。在一个或多个实施例中，在驱动器操作模式期间IO垫304电压可以在0至电源电压VDDIO的值之间变化。在一个或多个实施例中，随着IO垫304电压在0和其最大值(例如，2.75V的VDDIO)之间切换，输出偏压210可以恒定在第一偏压206的值(例如，0.55VDDIO)处。在一个或多个实施例中，控制信号LS 302也可以是电源电压VDDIO的一部分(例如，0.6VDDIO)。
图10示出了根据一个或多个实施例的IO电路1000的***示图。在一个或多个实施例中，IO电路1000可以包括驱动器块1006，用以驱动可以通过图2的复用器电路200与IO核端块1002接口的驱动外部有源电路元件(例如，MOS晶体管)。在一个或多个实施例中，IO核端块1002可以包括具有其工作电压的上容限值(例如，1.98V，1.8V+10％容限)的一个或多个构成有源电路元件(例如，MOS晶体管)。在一个或多个实施例中，控制信号204可以由IO核端块1002产生。在一个或多个实施例中，复用器电路200可以接收电源电压(VDDIO)1004和通过IO垫(被示为垫1008)提供的外部电压(IO垫304电压)，如图10所示。在一个或多个实施例，垫1008可以与驱动器块1006接口。在一个或多个实施例中，复用器电路200可以产生可以在IO核端块1002的一个或多个构成有源电路元件的工作电压的上容限值内的输出偏压210。
图11是详细描述根据一个或多个实施例产生输出偏压210的方法中所涉及操作的流程图。在一个或多个实施例中，操作1102可以涉及从电源电压VDDIO 1004可控地产生第一偏压206以在IO核端块1002的一个或多个构成有源电路元件的工作电压的上容限值内。在一个或多个实施例中，IO核端块1002可以是要与IO垫(垫1008)接口的集成电路(IC)的IO器件。在一个或多个实施例中，操作1104可以涉及从通过IO垫(垫1008)提供的外部电压(IO垫304电压)可控地产生第二偏压208以在IO核端块1002的一个或多个构成有源电路元件的工作电压的上容限值内。
在一个或多个实施例中，操作1106可以涉及可控地使用由IO核端块1002产生的控制信号204，以在驱动器操作模式期间从第一偏压206得到输出偏压210，或者在保险操作模式期间和容限操作模式期间从第二偏压208得到输出偏压210。在一个或多个实施例中，在驱动器操作模式期间通过IO垫(垫1008)提供的外部电压(IO垫304电压)可以在零至电源电压VDDIO 1004的值之间变化。在一个或多个实施例中，在保险操作模式期间电源电压VDDIO 1004可以是零，并且在容限操作模式期间通过IO垫(垫1008)提供的外部电压(IO垫304电压)可以增加到高于电源电压VDDIO 1004的值。
尽管已经参考具体示例性实施例描述了这些实施例，但是很明显在不背离多个实施例的宽泛精神和范围的情况下，可以作出多种修改和改变。例如，工作电压和/或外部电压的变化在示例性实施例的范围之内。并且，例如，可以使用硬件电路(例如，基于CMOS的逻辑电路)、固件、软件或硬件、固件和软件(例如，包含在机器可读介质中)的任意组合来实现和操作这里描述的多种设备和模块。例如，可以使用晶体管、逻辑门和电子电路(例如，专用集成电路(ASIC)和/或数字信号处理(DSP)电路)来实现多种电子结构和方法。
此外，应当意识到，这里公开的多种操作、过程和方法可以在与数字处理***(例如，计算机设备)兼容的机器可读介质和/或机器可访问介质中实现，并且可以任意顺序执行(例如，包括使用用于实现多种操作的装置)。因此，说明书和附图应当被视为示例性的而非限制性的。

Claims (21)

1.一种方法，包括：
从电源电压可控地产生第一偏压，以在将与IO垫接口的集成电路的IO核器件的至少一个构成有源电路元件的工作电压的上容限值内；
从通过所述IO垫提供的外部电压可控地产生第二偏压，以在将与所述IO垫接口的所述IO核器件的所述至少一个构成有源电路元件的工作电压的上容限值内；以及
可控地使用由所述IO核产生的控制信号，以从在驱动器操作模式期间的所述第一偏压和在保险操作模式和容限操作模式期间的所述第二偏压中的一个得到输出偏压，
其中在所述驱动器操作模式期间，通过所述IO垫提供的所述外部电压在零至所述电源电压的值之间变化，
其中在所述保险操作模式期间所述电源电压为零，并且
其中在所述容限操作模式期间，通过所述IO垫提供的所述外部电压增加到高于所述电源电压的值。
2.如权利要求1所述的方法，包括可控地产生所述电源电压的一部分以作为所述第一偏压。
3.如权利要求1所述的方法，包括通过将通过所述IO垫提供的所述外部电压减去至少一个有源电路元件的阈值电压，可控地产生所述第二偏压。
4.如权利要求1所述的方法，包括基于所述控制信号的对应低值状态和高值状态，复用所述第一偏压和所述第二偏压以得到所述输出偏压。
5.如权利要求3所述的方法，进一步包括通过使用另一有源电路元件控制所述至少一个有源电路元件上的电压降来调整所述第二偏压。
6.如权利要求4所述的方法，其中复用所述第一偏压和所述第二偏压进一步包括：
在第一MOS晶体管的源极终端和漏极终端之一处接收所述第一偏压；
在第二MOS晶体管的源极终端和漏极终端之一处接收所述第二偏压；
在所述第二MOS晶体管和第三MOS晶体管中每个晶体管的栅极终端处接收所述控制信号的可控电压表示；
将所述第一MOS晶体管的源极终端和漏极终端中未接收所述第一偏压的终端耦合到所述第二MOS晶体管的源极终端和漏极终端中未接收所述第二偏压的终端；
将所述第三MOS晶体管的源极终端和漏极终端之一耦合到所述第一MOS晶体管的栅极终端；
将所述第三MOS晶体管的源极终端和漏极终端中的另一终端耦合到所述第二MOS晶体管的源极终端和漏极终端中接收所述第二偏压的终端；以及
在将所述第一MOS晶体管的源极终端和漏极终端中未接收所述第一偏压的终端耦合到所述第二MOS晶体管的源极终端和漏极终端中未接收所述第二偏压的终端的路径处输出所述输出偏压。
7.如权利要求5所述的方法，进一步包括提供传输晶体管路径，所述传输晶体管路径包括：
第一传输MOS晶体管，被配置成在所述第一传输MOS晶体管的栅极终端处接收所述控制信号；以及
第二传输MOS晶体管，被配置成在所述第二传输MOS晶体管的栅极终端处接收所述第一偏压，
其中所述第一传输MOS晶体管的源极终端和漏极终端之一、所述第一传输MOS晶体管的体终端、以及所述第二传输MOS晶体管的体终端被配置成保持在第二电源电压电平处，
其中所述第二传输MOS晶体管的源极终端和漏极终端之一被配置成耦合到所述第一MOS晶体管的栅极终端，并且
其中所述第一传输MOS晶体管的源极终端和漏极终端中未被配置成保持在所述第二电源电压电平的终端被配置成耦合到所述第二传输MOS晶体管的源极终端和漏极终端中未被配置成耦合到所述第一MOS晶体管的栅极终端的终端。
8.如权利要求5所述的方法，进一步包括在将所述输出偏压施加到所述IO垫的驱动器期间，从所述输出偏压去耦合电容性噪声。
9.如权利要求5所述的方法，进一步包括将浮阱电路的输出施加到所述第一MOS晶体管、所述第二MOS晶体管和所述第三MOS晶体管中每个晶体管的体终端。
10.一种偏压产生电路，包括：
复用器块，被配置成：
接收从电源电压可控产生的在将与IO垫接口的集成电路的IO核器件的至少一个构成有源电路元件的工作电压的上容限值内的第一偏压；
接收从通过所述IO垫提供的外部电压可控产生的在将与所述IO垫接口的所述IO核器件的所述至少一个构成有源电路元件的工作电压的上容限值内的第二偏压；以及
通过对由所述IO核产生的控制信号的可控使用，从在驱动器操作模式期间的所述第一偏压和在保险操作模式和容限操作模式期间的所述第二偏压中的一个得到输出偏压，
其中在所述驱动器操作模式期间，通过所述IO垫提供的所述外部电压在零至所述电源电压的值之间变化，
其中在所述保险操作模式期间所述电源电压为零，并且
其中在所述容限操作模式期间，通过所述IO垫提供的所述外部电压增加到高于所述电源电压的值。
11.如权利要求10所述的偏压产生电路，其中：
所述第一偏压是所述电源电压的可控的一部分，以及
所述第二偏压等于通过所述IO垫提供的所述外部电压减去至少一个有源电路元件的阈值电压。
12.如权利要求10所述的偏压产生电路，其中所述输出偏压是基于所述控制信号的对应低值状态和高值状态而得到的。
13.如权利要求11所述的偏压产生电路，进一步包括另一有源电路元件，以通过控制所述至少一个有源电路元件上的电压降来调整所述第二偏压。
14.如权利要求12所述的偏压产生电路，其中所述复用器块包括：
第一MOS晶体管，被配置成在所述第一MOS晶体管的源极终端和漏极终端之一处接收所述第一偏压；
第二MOS晶体管，被配置成在所述第二MOS晶体管的源极终端和漏极终端之一处接收所述第二偏压；以及
第三MOS晶体管，被配置成在所述第三MOS晶体管的栅极终端处接收所述控制信号的可控电压表示，
其中所述第二MOS晶体管的栅极终端被配置成接收所述控制信号的可控电压表示，
其中所述第一MOS晶体管的源极终端和漏极终端中未被配置成接收所述第一偏压的终端被配置成耦合到所述第二MOS晶体管的源极终端和漏极终端中未被配置成接收所述第二偏压的终端；
其中所述第三MOS晶体管的源极终端和漏极终端之一被配置成耦合到所述第一MOS晶体管的栅极终端；
其中所述第三MOS晶体管的源极终端和漏极终端中的另一终端被配置成耦合到所述第二MOS晶体管的源极终端和漏极终端中被配置成接收所述第二偏压的终端；以及
其中所述输出偏压被配置成在将所述第一MOS晶体管的源极终端和漏极终端中未被配置成接收所述第一偏压的终端耦合到所述第二MOS晶体管的源极终端和漏极终端中未被配置成接收所述第二偏压的终端的路径处输出。
15.如权利要求12所述的偏压产生电路，进一步包括传输晶体管路径，所述传输晶体管路径包括：
第一传输MOS晶体管，被配置成在所述第一传输MOS晶体管的栅极终端处接收所述控制信号；以及
第二传输MOS晶体管，被配置成在所述第二传输MOS晶体管的栅极终端处接收所述第一偏压，
其中所述第一传输MOS晶体管的源极终端和漏极终端之一、所述第一传输MOS晶体管的体终端、以及所述第二传输MOS晶体管的体终端被配置成保持在第二电源电压电平处，
其中所述第二传输MOS晶体管的源极终端和漏极终端之一被配置成耦合到所述第一MOS晶体管的栅极终端，并且
其中所述第一传输MOS晶体管的源极终端和漏极终端中未被配置成保持在所述第二电源电压电平的终端被配置成耦合到所述第二传输MOS晶体管的源极终端和漏极终端中未被配置成耦合到所述第一MOS晶体管的栅极终端的终端。
16.如权利要求12所述的偏压产生电路，进一步包括去耦电容器，用以在将所述输出偏压施加到所述IO垫的驱动器期间，从所述输出偏压去耦合电容性噪声。
17.如权利要求12所述的偏压产生电路，其中浮阱电路的输出被配置成施加到所述第一MOS晶体管、所述第二MOS晶体管和所述第三MOS晶体管中每个晶体管的体终端。
18.如权利要求16所述的偏压产生电路，其中所述去耦电容器是n沟道MOS电容器。
19.一种IO电路，包括：
IO核端块，用以产生控制信号，所述IO核端块包括至少一个构成有源电路元件，所述至少一个构成有源电路元件具有所述至少一个构成有源电路元件的工作电压的上容限值；
驱动器块，用以驱动至少一个外部有源电路元件；
与所述驱动器块接口的IO垫；以及
偏压产生电路：
用以接收电源电压，
用以接收通过所述IO垫提供的外部电压，以及
用以在所述IO核端块的所述至少一个构成有源电路元件的工作电压的上容限值内产生输出偏压，
其中所述偏压产生电路包括：
复用器块，被配置成：
接收从所述电源电压可控产生的在将与所述IO垫接口的所述IO核端器件的至少一个构成有源电路元件的工作电压的上容限值内的第一偏压；
接收从通过所述IO垫提供的外部电压可控产生的在将与所述IO垫接口的所述IO核端器件的所述至少一个构成有源电路元件的工作电压的上容限值内的第二偏压；以及
通过对由所述IO核端块产生的控制信号的可控使用，从在驱动器操作模式期间的所述第一偏压和在保险操作模式和容限操作模式期间的所述第二偏压中的一个得到输出偏压，
其中在所述驱动器操作模式期间，通过所述IO垫提供的所述外部电压在零至所述电源电压的值之间变化，
其中在所述保险操作模式期间所述电源电压为零，并且
其中在所述容限操作模式期间，通过所述IO垫提供的所述外部电压增加到高于所述电源电压的值。
20.如权利要求19所述的IO电路，其中：
所述第一偏压是所述电源电压的可控的一部分，以及
所述第二偏压等于通过所述IO垫提供的所述外部电压减去至少一个有源电路元件的阈值电压。
21.如权利要求19所述的IO电路，其中所述复用器块包括：
第一MOS晶体管，被配置成在所述第一MOS晶体管的源极终端和漏极终端之一处接收所述第一偏压；
第二MOS晶体管，被配置成在所述第二MOS晶体管的源极终端和漏极终端之一处接收所述第二偏压；以及
第三MOS晶体管，被配置成在所述第三MOS晶体管的栅极终端处接收所述控制信号的可控电压表示，
其中所述第二MOS晶体管的栅极终端被配置成接收所述控制信号的可控电压表示，
其中所述第一MOS晶体管的源极终端和漏极终端中未被配置成接收所述第一偏压的终端被配置成耦合到所述第二MOS晶体管的源极终端和漏极终端中未被配置成接收所述第二偏压的终端；
其中所述第三MOS晶体管的源极终端和漏极终端之一被配置成耦合到所述第一MOS晶体管的栅极终端；
其中所述第三MOS晶体管的源极终端和漏极终端中的另一终端被配置成耦合到所述第二MOS晶体管的源极终端和漏极终端中被配置成接收所述第二偏压的终端；以及
其中所述输出偏压被配置成在将所述第一MOS晶体管的源极终端和漏极终端中未被配置成接收所述第一偏压的终端耦合到所述第二MOS晶体管的源极终端和漏极终端中未被配置成接收所述第二偏压的终端的路径处输出。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106961271A (zh) * 2016-01-12 2017-07-18 中芯国际集成电路制造(上海)有限公司 信号接收装置和信号处理设备

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7834653B1 (en) * 2009-10-31 2010-11-16 Lsi Corporation Failsafe and tolerant driver architecture and method
DE102017219551A1 (de) * 2017-11-03 2019-05-09 Continental Teves Ag & Co. Ohg Verpolschutzanordnung, Verfahren zum Betrieb der Verpolschutzanordnung und korrespondierende Verwendung
US11169590B2 (en) * 2019-07-19 2021-11-09 Arm Limited Core ramp detection circuitry
US11652476B2 (en) * 2021-01-28 2023-05-16 Mediatek Inc. Pad-tracking circuit design to prevent leakage current during power ramp up or ramp down of output buffer

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4473758A (en) * 1983-02-07 1984-09-25 Motorola Inc. Substrate bias control circuit and method
JP2671787B2 (ja) * 1993-12-24 1997-10-29 日本電気株式会社 出力バッファ回路
US5576635A (en) * 1995-02-14 1996-11-19 Advanced Micro Devices, Inc. Output buffer with improved tolerance to overvoltage
US5666082A (en) * 1995-12-29 1997-09-09 Maxin Integrated Products, Inc. Fault protection using parallel output CMOS devices for integrated circuit analog switches
SG83670A1 (en) * 1997-09-02 2001-10-16 Oki Techno Ct Singapore A bias stabilization circuit
US6014039A (en) * 1998-04-28 2000-01-11 Lucent Technologies Inc. CMOS high voltage drive output buffer
US6329692B1 (en) * 1998-11-30 2001-12-11 Motorola Inc. Circuit and method for reducing parasitic bipolar effects during eletrostatic discharges
KR100292408B1 (ko) * 1999-03-04 2001-06-01 윤종용 고 전압 톨러런트 인터페이스 회로
US6212050B1 (en) * 1999-04-05 2001-04-03 Intel Corporation Circuit and method for protecting input/output stage of a low voltage integrated circuit device from a failure of the internal power supply or in the power-up sequencing of power supplies
US6300800B1 (en) * 1999-11-24 2001-10-09 Lsi Logic Corporation Integrated circuit I/O buffer with series P-channel and floating well
US6327126B1 (en) * 2000-01-28 2001-12-04 Motorola, Inc. Electrostatic discharge circuit
US6483346B2 (en) * 2000-11-15 2002-11-19 Texas Instruments Incorporated Failsafe interface circuit with extended drain services
US6859074B2 (en) * 2001-01-09 2005-02-22 Broadcom Corporation I/O circuit using low voltage transistors which can tolerate high voltages even when power supplies are powered off
CN1310325C (zh) * 2001-07-05 2007-04-11 萨诺夫公司 Mos器件以及静电放电保护电路
US7071764B1 (en) * 2002-07-26 2006-07-04 National Semiconductor Corporation Back-drive circuit protection for I/O cells using CMOS process
US6768618B1 (en) * 2002-08-01 2004-07-27 Cypress Semiconductor, Corp. Input gate protection circuit and method
US6900970B2 (en) * 2003-01-22 2005-05-31 Freescale Semiconductor, Inc. Electrostatic discharge circuit and method therefor
US6927602B2 (en) * 2003-07-25 2005-08-09 Industrial Technology Research Institute Mixed-voltage CMOS I/O buffer with thin oxide device and dynamic n-well bias circuit
JP4568096B2 (ja) * 2004-11-25 2010-10-27 Ｏｋｉセミコンダクタ株式会社 入出力回路
US7763940B2 (en) * 2004-12-15 2010-07-27 Sofics Bvba Device having a low-voltage trigger element
US7477075B2 (en) * 2006-05-05 2009-01-13 International Business Machines Corporation CMOS output driver using floating wells to prevent leakage current
US7459961B2 (en) * 2006-10-31 2008-12-02 Avago Technologies Wireless Ip (Singapore) Pte. Ltd. Voltage supply insensitive bias circuits
US7633321B2 (en) * 2007-07-24 2009-12-15 Infineon Technologies Ag Driver circuit; electronic circuit having driver circuit and corresponding method
US7813093B2 (en) * 2008-02-15 2010-10-12 Analog Devices, Inc. Output driver with overvoltage protection
US7876132B1 (en) * 2009-10-16 2011-01-25 Lsi Corporation Floating well circuit operable in a failsafe condition and a tolerant condition
US7834653B1 (en) * 2009-10-31 2010-11-16 Lsi Corporation Failsafe and tolerant driver architecture and method
US8130030B2 (en) * 2009-10-31 2012-03-06 Lsi Corporation Interfacing between differing voltage level requirements in an integrated circuit system

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106961271A (zh) * 2016-01-12 2017-07-18 中芯国际集成电路制造(上海)有限公司 信号接收装置和信号处理设备
CN106961271B (zh) * 2016-01-12 2020-07-07 中芯国际集成电路制造(上海)有限公司 信号接收装置和信号处理设备

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