CN102034417A - 移位寄存器电路、扫描线驱动电路及显示装置 - Google Patents

Abstract

本发明提供一种以单一导电型的晶体管使扫描线处于高阻抗状态，并提高脉冲的上升及下降特性的移位寄存器电路、扫描线驱动电路及显示装置。1级移位寄存器具有：第1晶体管，其漏电极与扫描用布线连接，其源电极与电源连接；第2晶体管，其与第1晶体管为相同的导电型，且其漏电极与第1晶体管的栅电极连接，其源电极与上述电源连接，其栅电极与第1外部控制信号线连接；第3晶体管，其与第1晶体管为相同的导电型，且其漏电极与第2晶体管的漏电极连接，其源电极与电源连接，其栅电极与利用自举效应的节点连接；和负载电路，其一端与第2外部控制信号线连接，其另一端与第2晶体管的漏电极连接。

Description

移位寄存器电路、扫描线驱动电路及显示装置

技术领域

本发明涉及移位寄存器电路、扫描线驱动电路以及显示装置，尤其涉及具有使显示装置的扫描线在规定期间处于浮游状态(以下，称之为高阻抗状态或浮空(floating)状态。)的移位寄存器电路、扫描线驱动电路及相关的扫描线驱动电路的显示装置。

背景技术

在中型或大型的液晶显示装置中，将玻璃基板上通过非晶质硅(以下称之为非晶硅)所形成的薄膜晶体管(TFT：Thin Film Transistor)作为像素的开关而使用。

现有的液晶显示装置中，TFT仅被用于上述像素开关，而对于用来驱动扫描线的扫描线驱动电路以及用来驱动信号线的信号线驱动电路而言，则利用的是半导体芯片。该半导体芯片被安装在外接的印刷基板上或在从印刷基板向显示装置传送信号的挠性电缆、或挠性印刷基板(FPC：flexiblePrinted Circuits)上。

但是，近年来，为降低液晶显示装置的制造成本而正在考虑削减半导体IC及印刷基板的费用以及削减用以安装半导体IC及印刷基板的费用。

例如，有利用通过非晶硅形成的TFT，在显示装置的玻璃基板上内置扫描线驱动电路的方法。根据该方法，通过在玻璃基板上形成TFT的工序，不仅能制造像素的开关，还能制造扫描线驱动电路。由此，无需扫描线驱动电路用的半导体芯片和用于将扫描线驱动脉冲传送给显示装置的挠性电缆。而且，也无需用于安装这些半导体芯片和挠性电缆的装置或工序。如此，通过以TFT在玻璃基板上内置扫描线驱动电路，从而能削减显示装置自身的制造成本。

以TFT形成的扫描线驱动电路，一般而言，是以单一导电型(单一沟道)的晶体管来形成。这是由于大约能将与沟道特性相关的工序减少至一半，能够实现成本降低。作为一个示例，在专利文献1中记载有利用了非晶硅TFT的单一沟道的驱动电路。

另外，根据专利文献2～4，其中记载有扫描线驱动电路所要求的使液晶显示装置的扫描线处于高阻抗状态的功能。

在专利文献2中，记载有具备对栅极线的扫描方向进行切换功能的显示装置。该显示装置具有以非晶硅TFT形成的两个扫描线驱动电路，并且利用了使其中一方处于高阻抗状态、使另一方处于有源(active)状态的方法。

在专利文献3中记载有下述的显示装置，即：在包括栅极线上发生断线等的缺陷位置在内的情况下或者栅极驱动部的任一级(stage)不起作用的情况下，仅通过简单修理即可迅速地恢复正常功能的显示装置。该显示装置具有主栅极驱动部和副栅极驱动部，并设有开关部，通常使副栅极驱动部处于高阻抗状态，而在出现有缺陷的情况下使该开关部导通。

在专利文献4中记载有适于轻量、小型、薄型化的触碰传感一体化的显示装置。该显示装置的特征在于，使扫描线处于高阻抗状态。

专利文献1：日本专利第4069648号公报

专利文献2：日本特开2008-020675号公报

专利文献3：日本特开2006-343746号公报

专利文献4：日本特开2009-042899公报

但是，专利文献2～4中记载的使扫描线处于高阻抗状态的方法存在有下述问题。

专利文献2中记载的方法是，利用N沟道TFT和P沟道TFT(所谓的CMOS型)实现高阻抗状态的方法，不是以单一导电型的电路来实现高阻抗状态的方法。

另一方面，专利文献3中记载有通过TFT开关来断开单一导电型的扫描线驱动电路的输出的方法。但是，根据该方法存在以下问题。

其一：存在驱动能力降低，扫描线驱动电路的输出脉冲的上升或下降变得缓慢的问题。尤其，这是由于非晶硅TFT的导通电阻高，而使扫描线驱动电路进行驱动的负载变大的缘故。

其二：存在液晶显示器的对比度降低的问题。这是由于扫描线驱动电路的输出脉冲的上升或下降变慢，导致像素TFT的导通时间变短，进而导致施加于液晶的电压出现降低的缘故。

其三：存在随时发生液晶显示器的对比度降低等画质降低的问题。这是由于开关TFT上在大部分的期间被施以相同的电压，而使阈值等的TFT特性随时发生变动的缘故。

另外，在专利文献4中虽然记载有使扫描线处于高阻抗状态。但是，在扫描线驱动电路中没有记载具体使扫描线处于高阻抗状态的方法。

发明内容

在此，如何通过单一导电型的晶体管使扫描线处于高阻抗状态并提高脉冲上升及下降特性，依然还是课题。本发明的目的在于，提供解决上述课题的移位寄存器电路、扫描线驱动电路以及显示装置。

本发明的第1方案的1级移位寄存器，具有：

第1晶体管，其漏电极与扫描用布线连接，其源电极与电源连接；

第2晶体管，其与上述第1晶体管为相同的导电型，且其漏电极与上述第1晶体管的栅电极连接，其源电极与上述电源连接，其栅电极与第1外部控制信号线连接；

第3晶体管，其与上述第1晶体管为相同的导电型，且其漏电极与上述第2晶体管的漏电极连接，其源电极与上述电源连接，其栅电极与利用自举效应(bootstrap)的节点连接；和

负载电路，其一端与第2外部控制信号线连接，其另一端与上述第2晶体管的漏电极连接。

(发明效果)

根据本发明的移位寄存器电路、具有该移位寄存器电路的扫描线驱动电路以及显示装置，通过单一导电型的晶体管使扫描线处于高阻抗状态，能够提高脉冲的上升及下降的特性。

附图说明

图1是表示本发明的第1实施方式的1级移位寄存器的构成的电路图。

图2是表示本发明的第2实施方式的1级移位寄存器的构成的电路图。

图3是表示本发明的第2实施方式的1级移位寄存器中的反相电路之等效电路的电路图。

图4是表示本发明的第2实施方式的1级移位寄存器的动作的时序图。

图5是表示本发明的第3实施方式的1级移位寄存器的构成的电路图。

图6是表示本发明的第3实施方式的1级移位寄存器的动作的时序图。

图7是表示本发明的第4及第5实施方式的移位寄存器的构成的电路图。

图8是表示本发明的第4及第5实施方式的移位寄存器的动作的时序图。

图9是表示本发明的第6实施方式的1级移位寄存器的构成的电路图。

图10是表示本发明的第7实施方式的显示装置的构成的框图。

图11是表示本发明的第8实施方式的显示装置的构成的框图。

图12是表示本发明的第9实施方式的显示装置的构成的框图。

图13是表示现有的1级移位寄存器的构成的电路图。

图14是表示现有的1级移位寄存器的动作的时序图。

图中：

10-液晶电容，

11-信号线驱动电路，

12a、12b-输入脉冲线，

13、13a、13b-时钟信号线，

14、14a、14b-外部控制信号线，

15-背面ITO膜(接触面)，

16-玻璃基板，

17-取出电极，

18-对置电极，

19-转接器，

20-正弦波，

21-TFT基板，

22-对置基板，

30a、30b-反相电路，

31a～31d-阻抗控制部，

32a～32d-主要部，

33、33a～33d、133-1级移位寄存器，

34、34a～34c-扫描线驱动电路，

35-信号线，

36-像素阵列，

37-像素TFT，

38-扫描线，

39-蓄能电容，

CLK、BCLK-时钟信号，

D-漏电极，

G-栅电极，

N1、N2-节点，

OUT(n)-扫描线，

S-源电极，

T1～T3、Ta～Tc-期间，

Tr1～Tr6、Tr11～Tr14、Tr21～Tr29、T31～Tr39-晶体管，

Z、/Z-外部控制信号。

具体实施方式

第1扩展方式的1级移位寄存器优选为上述第1方案的1级移位寄存器。

第2扩展方式的1级移位寄存器的上述负载电路也可以是与上述第1晶体管为相同导电型的第4晶体管。该第4晶体管为：其漏电极及栅电极两者均与上述第2外部控制信号线连接，其源电极与上述第2晶体管的漏电极连接。

第3扩展方式的1级移位寄存器优选具有与上述第1晶体管为相同的导电型的第5晶体管。该第5晶体管为：其漏电极与上述第3晶体管的栅电极连接，其源电极与上述电源连接，其栅电极与上述第3晶体管的漏电极连接。

第4扩展方式的1级移位寄存器优选的是，对上述第1外部控制信号线和上述第2外部控制信号线提供相互互补的信号，并控制上述扫描用布线的阻抗。

第5扩展方式的移位寄存器(是指多级。以下相同。)优选具有多个上述1级移位寄存器。

第6扩展方式的移位寄存器优选在各级具有上述1级移位寄存器。

第7扩展方式的扫描线驱动电路优选具有上述移位寄存器。

第8扩展方式的显示装置优选具有上述扫描线驱动电路。

第9扩展方式的显示装置也可以是，1条上述扫描用布线连接有两个上述扫描线驱动电路。

第10扩展方式的显示装置也可以为，上述两个扫描线驱动电路的扫描方向被配置成相互相反。

第11扩展方式的显示装置优选的是，上述两个扫描线驱动电路夹着被布线上述扫描用布线的显示区域而相对配置，且使上述两个扫描线驱动电路的一方处于有源状态。

第12扩展方式的显示装置优选的是，通过上述第1外部控制信号线或上述第2外部控制信号线来使扫描方向发生反转。

第13扩展方式的显示装置也可检测显示装置的显示区域中手指所接触的位置。

第14扩展方式的扫描线驱动方法，通过控制向上述第1外部控制信号线及上述第2外部控制信号线所提供的信号，来使上述显示装置的扫描线布线处于浮空状态。

(实施方式1)

参照附图来进行说明有关本发明的第1实施方式的1级移位寄存器。在此，1级移位寄存器是指，构成移位寄存器的各级的电路。在此，作为一个示例，对于仅以N沟道TFT来构成移位寄存器电路的情况下进行说明。

首先，参照附图来说明有关记载在专利文献1中的1级移位寄存器。图13是表示专利文献1所述的1级移位寄存器的构成的电路图。参照图13，1级移位寄存器133具有晶体管Tr1～Tr6。晶体管Tr1～Tr6是单一导电型的非晶硅TFT。1级移位寄存器133利用自举效应(bootstrap)而输出脉冲。

图14是表示1级移位寄存器133的动作的时序图。首先，参照电路图(图13)和时序图(图14)来说明1级移位寄存器133的动作。

脉冲被输入至1级移位寄存器133时，高电平的电压被写入节点N1(参照图14的期间T1)。将期间T1称为置位期间。此时，由于晶体管Tr3的漏电极D为低电平，所以在晶体管Tr3的漏电极D和栅电极G之间(在D-G间)产生电位差。

如果在下一相位，时钟信号CLK从低电平上升至高电平，则晶体管Tr3的栅电极G处于浮空状态(晶体管Tr1为截止状态)，所以，保持着晶体管Tr3的D-G间的电位差不变，节点N1的电位上升至VGH以上(在图14中，以VGH+α来表示)(参照图14的期间T2)。将期间T2称为自举期间。如果晶体管Tr3的栅极电压为阈值以上，则向扫描线OUT(n)输出脉冲(高电平)。如此，将栅电极G处于浮空状态并将电压处于阈值以上的效应称为自举效应。另外，将上升至VGH以上的节点N1称为自举节点。在图13中，未图示利用自举效应时的电容。

在下一相位，为了将由于自举效应而上升的电位降低至VGL，利用次级的输出脉冲OUT(n+1)进行电荷放电。具体而言，使图13的晶体管Tr2导通，将节点N1的电位降低至VGL(参照图14中的期间T3)。将期间T3称为复位期间。

其次，在本实施方式中，参照附图来说明使上述单一导电型晶体管组成的1级移位寄存器133的输出处于高阻抗状态的构成。图1是表示本实施方式的1级移位寄存器33a的构成的电路图。本实施方式的1级移位寄存器33a与专利文献1相同地利用自举效应(bootstrap)来输出脉冲。

参照图1，本实施方式的1级移位寄存器33a中，对单一导电型的1级移位寄存器的主要部32a附加有阻抗控制部31a。阻抗控制部31a具有晶体管Tr11、Tr12以及反相电路30a。

晶体管Tr11，其漏电极D与扫描线OUT(n)连接，其源电极S与低电压电源(图1的VGL)连接。晶体管Tr12，其漏电极D与晶体管Tr11的栅电极G连接，其源电极S与低电压电源VGL连接，其栅电极G被输入外部控制信号(图1的Z)。

外部控制信号Z经反相后的信号被输入反相电路30a(图1中的/Z)，且反相电路30a的输出与晶体管Tr12的漏电极以及晶体管Tr11的栅电极连接，使节点N1(通过自举效应而上升至高电压的节点)反相。

外部控制信号/Z为高电平时，反相电路30a作为将对节点N1的信号进行反相后的信号向节点N2输出的电路(所谓的反相电路)而进行动作。另一方面，外部控制信号/Z为低电平时，反相电路30a进行动作使得节点N2成为低电平或高阻抗状态。

附加有上述阻抗控制部31a的1级移位寄存器，通过下述的驱动方法来使输出处于高阻抗状态。

即，对外部控制信号Z施加高电平，对将外部控制信号Z反相后的外部控制信号/Z施加低电平，将时钟信号CLK以及BCLK固定为低电平。

此时，反相电路30a的输出为低电平或高阻抗状态，由于晶体管Tr12为导通状态，所以节点N2处于低电平。另外，由于在脉冲输出后，向RSET施加脉冲，所以，节点N1也处于低电平。由此，与扫描线OUT(n)连接的晶体管Tr11、Tr13及Tr14均处于截止状态，扫描线OUT(n)处于高阻抗状态。

根据本实施方式，可获得以下的效果。其一：能够防止显示器的对比度降低等的画质降低。这是由于无需在扫描线上串联设置新的开关用的TFT，没有增加负载电阻的缘故。

其二：能够提供已抑制了电压应力且可靠性高的移位寄存器。在与扫描线串联地设置开关TFT时，除了使扫描线处于浮空状态的微小期间以外，开关TFT保持导通状态。在这种状态下，对开关TFT施以了电压应力。但根据本实施方式，由于无需与扫描线串联地设置开关TFT，所以没有被置于施以电压应力的状态下的TFT，且难以对电路中所使用的TFT施加电压应力。由此，能防止因电压应力引起的TFT的特性变化而导致的画质降低。

其三：能够削减液晶显示装置的制造成本。上述移位寄存器电路仅含单一导电型的TFT。因此，这是较之于CMOS电路，能够减少处理工序的缘故。另外，也无需半导体芯片或FPC的部件。而且，根据本实施方式的移位寄存器电路，能够防止因驱动能力降低引起诸如对比度降低等的画质恶化。

(实施方式2)

参照附图来说明有关本发明的第2实施方式的1级移位寄存器。图2是表示本实施方式的1级移位寄存器33b的构成的电路图。在本实施方式中，基于图2所示的电路构成，使扫描线处于浮空状态。

参照图2，1级移位寄存器33b具有对以单一导电型构成的1级移位寄存器的主要部32b附加了阻抗控制部31b的构成。另外，主要部32b的构成并不局限于图2所示的构成。阻抗控制部31b具有晶体管Tr21～Tr24。

晶体管Tr21，其漏电极D与扫描线OUT(n)连接，其源电极S被提供低压电源VGL。晶体管Tr22，其漏电极D与晶体管Tr21的栅电极G连接，其栅电极G被提供第1外部控制信号Z，其源电极S被提供低压电源VGL。晶体管Tr23，其漏电极D与晶体管Tr22的漏电极D连接，其栅电极G与以单一导电型构成的移位寄存器的自举节点N1连接，其源电极S被提供低压电源VGL。晶体管Tr24，其漏电极D及栅电极G被共同提供第2外部控制信号/Z，其源电极S与晶体管Tr22的漏电极D连接。

关于1级移位寄存器33b的动作，参照附图来说明。图4是表示本实施方式的1级移位寄存器33b(图2)的动作的时序图。根据扫描线OUT(n)的状态，按照所分成的以下三个期间来说明1级移位寄存器33b的动作。该三个期间为：脉冲进行了输出且为低阻抗的期间Ta(图4的脉冲输出期间Ta)、输出脉冲期间以外且为低阻抗的期间Tb(图4的低阻抗期间Tb)、以及高阻抗期间Tc。

参照图4，在期间Ta及Tb中，对时钟信号CLK及BCLK，提供来自外部且相位不同的时钟信号，对第1外部控制信号Z提供低电平，对第2外部控制信号/Z提供高电平，对1级移位寄存器的输入IN提供输入脉冲，对RSET提供输出脉冲的下一相位的脉冲OUT(n+1)。

在此，作为一个示例，将时钟信号CLK、BCLK以及外部控制信号Z、/Z的高电平的电压设为VGH，低电平的电压设为VGL。如此进行驱动时，在期间Ta中，根据上述自举效应而输出高电平，在期间Tb中输出低电平。

其理由如下述，即：因为在期间Ta中，节点N1的电位由于自举效应而上升至VGH+α，所以晶体管Tr26处于导通状态，时钟信号CLK的高电平被输出。另一方面，在期间Tb中，时钟信号BCLK为高电平时，晶体管Tr27处于导通状态，输出低电平。

在期间Ta及Tb中，阻抗控制部31b进行的动作如下。图3是表示在本实施方式的1级移位寄存器33b中的反相电路30b的等效电路的电路图。包含有晶体管Tr23及Tr24的反相电路30b能以如图3所示的等效电路来表示。由此，反相电路的输出VN2通过下式进行表示。其中，R24是负载电阻，R23是晶体管Tr23的导通电阻。

$\mathrm{VN}2=\frac{R23}{R23+R24}(\mathrm{VGH}-\mathrm{VGL})+\mathrm{VGL}$

即，若改变晶体管Tr23、Tr24的沟道宽度而使导通电阻处于R23＜＜R24时，则在期间Ta中反相电路30b的输出成为：

VN2≈VGL

由此，晶体管Tr21处于截止状态，在扫描线OUT(n)上，由于晶体管Tr26的导通，而输出高电平。

由于晶体管Tr23在期间Tb中为截止，所以，R23＞＞R24，反相电路的输出满足：

VN2≈VGH

由此，晶体管Tr21处于导通状态，扫描线输出低电平。

即，在期间Ta及Tb，扫描线OUT(n)所连接的晶体管的某一个处于导通状态，而成为低阻抗。

在期间Tc，如下所述地提供信号。参照图4，对时钟信号CLK及BCLK提供被固定为低电平的信号，对第1外部控制信号Z提供高电平，对第2外部控制信号/Z提供低电平。

此时，节点N1为低电平，反相电路30b的输出处于高阻抗状态，晶体管Tr22处于导通状态，所以，节点N2处于低电平。另外，如上所述，时钟信号BCLK被固定为低电平。由此，与扫描线OUT(n)连接的晶体管Tr21、Tr26、Tr27均处于截止状态。由此，在期间Tc中扫描线处于高阻抗状态。

此外，在本实施方式中，作为图1记载的反相电路30a，采用了包含有负载元件的源极接地放大电路，其中该负载元件由驱动晶体管(Tr23)和二极管式连接的晶体管(Tr24)构成，但是也可适宜地变更反相电路30a的构成。例如，负载元件可以是电阻单元，也可以是其栅电极被偏置为规定电压的晶体管。

(实施方式3)

参照附图来说明关于本发明的第3实施方式的1级移位寄存器。图5是表示本实施方式的1级移位寄存器33c的构成的电路图。

参照图5，1级移位寄存器33c具有对以单一导电型构成的1级移位寄存器的主要部32c附加了阻抗控制部31c的构成。本实施方式的阻抗控制部31c相对于第2实施方式的阻抗控制部31b(图2)，还设置有晶体管Tr25。

晶体管Tr25与晶体管Tr21～Tr24为相同导电型的晶体管。另外，晶体管Tr25，其漏电极D与主要部32c的自举节点N1连接，其栅电极G与晶体管Tr23的漏电极D连接，其源电极S被提供电源电压VGL。

如图4所示，在不含晶体管Tr25的实施方式2的1级移位寄存器33b(图2)中，在时钟信号BCLK处于低电平时，作为内部节点的自举节点N1处于浮空状态。当内部节点N1处于浮空状态时就有可能产生问题。

即，由于浮空状态为未施以偏压的状态，所以，节点N1的电位因外部噪声等而上升，此时，本应为截止状态的晶体管Tr26变为导通状态，从而导致在输出中产生无用脉冲的情况。另外，在将这样的1级移位寄存器33b用于显示装置的情况下，由于输出的无用脉冲，从而有时引起重影等的画质恶化。

在此，本实施方式的1级移位寄存器33c，通过设置晶体管Tr25，使节点N1不成为浮空状态，从而能够防止无用脉冲的产生(参照图6的时序图)。

即，根据本实施方式的1级移位寄存器33c，能够防止因外部噪声引起的无用脉冲的产生。

(实施方式4)

参照附图来说明有关本发明的第4实施方式的移位寄存器。图7是表示本实施方式的移位寄存器的构成的电路图。构成移位寄存器的各级的1级移位寄存器33为实施方式2中的1级移位寄存器33b(图2)。

1级移位寄存器33b包括阻抗控制部31b和主要部32b，具有阻抗控制功能。阻抗控制部31b具有N沟道的晶体管Tr21～Tr24，1级移位寄存器的主要部32b具有N沟道的晶体管Tr26～Tr29。

阻抗控制部31b的晶体管Tr21，其漏电极D与扫描线38(OUT(1)～OUT(5))连接，其源电极S与低压电源VGL连接。晶体管Tr22，其漏电极D与晶体管Tr21的栅电极G连接，其栅电极G与第1外部控制信号Z的信号线连接，其源电极S与低压电源VGL连接。晶体管Tr24，其漏电极D和栅电极G共同与第2外部控制信号/Z的信号线连接。晶体管Tr23，其漏电极D与晶体管Tr24的源电极S及晶体管Tr22的漏电极D连接，其源电极S与低压电源VGL连接，其栅电极G与自举节点N1连接。

另一方面，主要部32b的晶体管Tr26，其漏电极D与时钟信号CLK的信号线连接，其源电极S与扫描线38(OUT(n))连接，其栅电极G与自举节点N1连接。晶体管Tr27，其漏电极D与晶体管Tr26的源电极S连接，其源电极S与低压电源VGL连接，其栅电极G与时钟信号BCLK的信号线连接。晶体管Tr28，其漏电极D与输入信号线IN连接，其源电极S与自举节点N1连接，其栅电极G与时钟信号BCLK的信号线连接。晶体管Tr29，其漏电极D与自举节点N1连接，其源电极S与低压电源VGL连接，其栅电极G与下一级的扫描线38(OUT(n+1))连接。

图8是表示本实施方式的移位寄存器的动作的时序图。参照图8，在脉冲输出期间Ta及低阻抗期间Tb中，使第1外部控制信号Z处于低电平，并且使第2外部控制信号/Z处于高电平；在高阻抗期间Tc中，使第1外部控制信号Z成为处于高电平，并且使第2外部控制信号/Z处于低电平。参照图8，在期间Tc中，全部扫描线处于高阻抗状态(H-Z)。

(实施方式5)

参照附图来说明有关本发明的第5实施方式的移位寄存器。图7是表示本实施方式的移位寄存器的构成的电路图。构成移位寄存器的各级的1级移位寄存器33为实施方式3中的1级移位寄存器33c(图5)。

1级移位寄存器33c包括阻抗控制部31c和主要部32c，且具有阻抗控制功能。在图5中，被赋予与图2相同符号的构成要素是与图2的要素相同的要素，因此，省略其说明。图5的阻抗控制部31c是针对图2的阻抗控制部31b追加了晶体管Tr25。晶体管Tr25，其漏电极D与自举节点N1连接，其源电极S与低压电源VGL连接，其栅电极G与晶体管Tr23的漏电极D、晶体管Tr22的漏电极D、及晶体管Tr21的栅电极G连接。

晶体管Tr25带来以下的效果。晶体管Tr25的栅电极G被施加有将自举节点N1的电压进行反相后的电压。即：晶体管Tr25的栅电极G，在自举期间和之前的置位期间以外被施加高电平，晶体管Tr25处于导通状态。即：内部节点N1，在浮空状态所需的自举期间以外，被低电压电源偏压。由此，能够防止自举期间以外的电压的上升，能够防止无用脉冲的输出。

(实施方式6)

参照附图来说明有关本发明的第6实施方式的1级移位寄存器。图9是表示本实施方式的1级移位寄存器33d的构成的电路图。

实施方式3的1级移位寄存器33c(图5)仅含有N沟道的晶体管。另一方面，该1级移位寄存器也可仅含有P沟道的晶体管。参照图9，本实施方式的1级移位寄存器33d仅含有P沟道的晶体管Tr31～Tr39。

关于仅含有P沟道晶体管的1级移位寄存器33d(图9)的动作，可作为使仅含有N沟道晶体管的1级移位寄存器33c(图5)的内部节点电压、输入信号反相后的动作(参照图6)来进行说明。

(实施方式7)

参照附图来说明有关本发明的第7实施方式的显示装置。在此，将含有实施方式4、5的移位寄存器的扫描线驱动电路适用于显示装置的情况进行说明。

图10是表示本实施方式的显示装置的构成的框图。参照图10所示，显示装置具有像素阵列36、扫描线38、信号线35、扫描线驱动电路34以及信号线驱动电路11。扫描驱动电路34通过输入脉冲线12a、时钟信号线(CLK、CLKB)13、及外部控制信号线(Z、Z/)14来进行控制。

像素阵列36所含的各像素包括：像素TFT37、蓄能电容39、及液晶电容10。像素TFT37，其栅电极与扫描线38连接，其漏极及源电极中的一方与信号线连接，另一方与液晶电容10及蓄能电容39的一端连接。蓄能电容39以及液晶电容10的另一端与对置电极18连接。

在对显示装置的像素阵列36进行驱动的情况下，通常，从上部起依次对扫描线38施加脉冲，由此，使与扫描线38连接的像素TFT37处于导通状态，并从信号线驱动电路11将图像信号写入蓄能电容39及液晶电容10。

在图10的显示装置中，上述驱动脉冲是通过以非晶硅TFT构成的扫描线驱动电路34所生成的。

在此，信号线驱动电路11可以是作为玻璃覆晶(COG：Chip On Glass)进行安装，也可通过TFT在玻璃基板上进行集成化。

(实施方式8)

参照附图来说明有关本发明的第8实施方式的显示装置。图11是表示本实施方式的显示装置的构成的框图。参照图11所示，显示装置具有像素阵列36、扫描线38、信号线35、扫描线驱动电路34a、34b及信号线驱动电路11。扫描线驱动电路34a、34b分别通过输入脉冲线12a、12b；时钟信号线(CLK、CLKB)13a、13b；及外部控制信号线(Z、/Z)14a、14b来进行控制。

本实施方式的显示装置的像素阵列36与图10中的像素阵列36相同。

在本实施方式的显示装置中，在显示装置的左右侧，具有扫描方向不同的两个扫描线驱动电路34a、34b，能够使显示装置的扫描方向反转。扫描线驱动电路34a、34b含有实施方式4或5的移位寄存器。扫描线驱动电路34a被配置成从上部起进行扫描的结构，扫描线驱动电路34b被配置成从下部起进行扫描的结构。

其次，对扫描线驱动电路34a、34b的动作进行说明。在要从上部起扫描显示装置的情况下，将时钟信号及外部控制信号输入至时钟信号线13a、13b以及外部控制信号线14a、14b，使得扫描线驱动电路34a处于低阻抗状态，并使得扫描线驱动电路34b处于高阻抗状态。另一方面，在要从下部起扫描显示装置的情况下，使扫描线驱动电路34a处于高阻抗状态，并使扫描线驱动电路34b处于低阻抗状态。

(实施方式9)

参照附图来说明有关本发明的第9实施方式的显示装置。图12是表示本实施方式的显示装置的构成的框图。本实施方式的显示装置，相对于上述实施方式的显示装置而言，还内置有接触功能。参照图12所示，本实施方式的显示装置具有：像素阵列36、扫描线38、信号线35、扫描线驱动电路34c、信号线驱动电路11、对置电极18、转接器19、TFT基板21、对置基板22、及背面ITO膜15。

扫描线驱动电路34c含有实施方式4、5的移位寄存器。像素阵列36及信号线驱动电路11与实施方式7或实施方式8中的像素阵列及信号线驱动电路相同。

背面ITO膜15是形成在对置电极18背面的ITO(氧化铟锡：IndiumTin Oxide)膜，被用作为对接触位置进行检测的电极。

实施方式9的内置有接触功能的显示装置，通过检测与接触到背面ITO膜15的手指之间所形成的电容中所流过的电流来检测位置。由此，背面ITO膜15与手指之间所形成的电容越大，流过的电流就越大，检测灵敏度越高。即，背面ITO膜与手指之间所形成的电容以外的寄生电容以较小为佳。但是，在内置有接触功能的现有显示装置中，由于对置电极18或背面ITO膜15与TFT基板21上的扫描线38之间的寄生电容大，进而出现检测灵敏度降低的问题。

根据本实施方式的显示装置，由于利用含有实施方式4或实施方式5的移位寄存器的扫描线驱动电路34c使扫描线38处于高阻抗状态，从而能使寄生电容减少，进而提高检测灵敏度。

在上述实施方式中，作为一个示例，虽然将TFT设为非晶硅TFT，但只要是相同的导电型即可，也可以是其他的TFT。例如，作为TFT，也可利用有机TFT、碳纳米管TFT、氧化物半导体TFT。

对于氧化物半导体TFT。优选是第6实施方式的1级移位寄存器33d(图9)。利用图9的1级移位寄存器33d，并将像素TFT设为相同的P沟道型，由此，能获得使用氧化物半导体TFT的优点，即透明且可利用相对较低的低温的生产工艺，以及易于实现大面积化等的各种优点。

另外，根据内置有接触功能的实施方式9的显示装置(图12)，实现接触功能的部分是以ITO膜15构成且透明，所以，显示部分也透明，由此，能够实现一种内置有接触功能的透明型的显示装置。

Claims (14)

1.一种1级移位寄存器，具有：

第1晶体管，其漏电极与扫描用布线连接，其源电极与电源连接；

第2晶体管，其与上述第1晶体管为相同的导电型，且其漏电极与上述第1晶体管的栅电极连接，其源电极与上述电源连接，其栅电极与第1外部控制信号线连接；

第3晶体管，其与上述第1晶体管为相同的导电型，且其漏电极与上述第2晶体管的漏电极连接，其源电极与上述电源连接，其栅电极与利用自举效应的节点连接；和

负载电路，其一端与第2外部控制信号线连接，其另一端与上述第2晶体管的漏电极连接。

2.如权利要求1所述的1级移位寄存器，其特征在于：

上述负载电路是与上述第1晶体管为相同导电型的第4晶体管，

该第4晶体管为：其漏电极及栅电极都与上述第2外部控制信号线连接，其源电极与上述第2晶体管的漏电极连接。

3.如权利要求1或2所述的1级移位寄存器，其特征在于：

还具有与上述第1晶体管为相同导电型的第5晶体管，

该第5晶体管为：其漏电极与上述第3晶体管的栅电极连接，其源电极与上述电源连接，其栅电极与上述第3晶体管的漏电极连接。

4.如权利要求1或2所述的1级移位寄存器，其特征在于：

对上述第1外部控制信号线和上述第2外部控制信号线提供相互互补的信号，并控制上述扫描用布线的阻抗。

5.一种移位寄存器，其特征在于：

具有多个如权利要求1或2所述的1级移位寄存器。

6.一种移位寄存器，其特征在于：

在各级具有如权利要求1或2所述的1级移位寄存器。

7.一种扫描线驱动电路，其特征在于：

具有如权利要求5所述的移位寄存器。

8.一种显示装置，其特征在于：

具有如权利要求7所述的扫描线驱动电路。

9.如权利要求8所述的显示装置，其特征在于：

对应于每一条上述扫描用布线，连接有两个上述扫描线驱动电路。

10.如权利要求9所述的显示装置，其特征在于：

上述两个扫描线驱动电路的扫描方向被配置成相互相反。

11.如权利要求9所述的显示装置，其特征在于：

上述两个扫描线驱动电路夹着被布线上述扫描用布线的显示区域而相对配置，且使上述两个扫描线驱动电路的一方处于有源状态。

12.如权利要求10所述的显示装置，其特征在于：

通过上述第1外部控制信号线或上述第2外部控制信号线来使扫描方向发生反转。

13.如权利要求8所述的显示装置，其特征在于：

对显示装置的显示区域中手指所接触的位置进行检测。

14.一种扫描线驱动方法，其特征在于：

通过控制对上述第1外部控制信号线及上述第2外部控制信号线所提供的信号，来使权利要求8所述的显示装置的扫描线布线处于浮空状态。

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