CN102016491A

CN102016491A - 电子***控制芯片

Info

Publication number: CN102016491A
Application number: CN2009801149612A
Authority: CN
Inventors: 颜景龙; 刘星; 李风国; 赖华平; 张宪玉
Original assignee: Beijing Ebtech Tech Co Ltd
Current assignee: Beijing Ebtech Tech Co Ltd
Priority date: 2008-09-24
Filing date: 2009-04-27
Publication date: 2011-04-13

Abstract

本发明提供了一种电子***控制芯片，包含通信接口电路、整流电桥电路、充电电路、充电控制电路、电源管理电路、发火控制电路、逻辑控制电路、非易失性存储器、复位电路、安全放电电路、和时钟电路。其中，通信接口电路进一步包含数据调制模块和数据解调模块，其中，数据解调模块由两个数据解调电路构成。逻辑控制电路进一步包含可编程延期模块、输入/输出接口、串行通信接口、预定标器、和中央处理器等。如此技术方案，使得本发明所提供的电子***控制芯片得以实现双线无极性连接、与电子***外部的起爆设备进行双向通信、***内置身份代码、起爆过程可控、延期时间可在线编程等功能。

Description

说明书电子***控制芯片技术领域

[1] 本发明涉及火工品制造技术领域，尤其涉及一种电子***控制芯片。

背景技术

[2] 普通电***釆用延期体实现延期起爆功能，这种设计不仅延期精度差，延期的吋间也不可改变。另外，由于延期体中含有延期药和铅这样的重金属， ***使用后会造成重金属的散佚，延期药的燃烧也会导致环境污染。

[3] 除此之外，普通电***的社会安全性较差。一方面，普通电***的起爆过程不可控制，通电即进入起爆流程，不可逆转，遇紧急情况则不可中断。另一方面，由于点火头直接和***脚线连接，因此，静电、射频、杂散电流等外部干扰都将直接影响***生产、储存和使用过程的安全性。

[4] 在传统体制和技术下，当前普通***的管理不便控制，未经授权的人员是有可能接触到***这类危险品的，因此而导致的***流失必定会影响社会的安全，所以目前我国釆用在***外壳上打标编码的方式强化对***的管理。但是对雷管外壳打标编码的物理作用过程会影响***的生产安全。此外，打标编码同样没有解决***的使用管理的可控性问题。

[5] 由于上述普通电***的诸多方面的缺陷，自上世纪八十年代开始，日本、澳大利亚、欧洲等发达国家开始研究基于电路技术和微电子技术的电子***。电子 ***的主要创意在于：在***脚线和点火装置之间接入电子***控制器电路板，用以隔离***脚线和点火头之间的直接连接，并使得***的起爆过程可控。

[6] 随着电子技术、微电子技术、信息技术的飞速发展，电子***技术取得了极大的进步。 20世纪 90年代末，电子***开始被投入应用试验和市场推广。

发明内容

[7] 上述电子***控制器电路板上实现对起爆过程的控制的核心部件即为电子*** 控制芯片。因此，本发明的目的在于解决上述普通电***的诸多缺陷，提供一种能实现双线无极性连接、能与电子***外部的起爆设备进行双向通信、 *** 内置身份代码、起爆过程可控、延期吋间可在线编程的电子***控制芯片。

[8] 本发明提供的电子***控制芯片，包含通信接口电路、整流电桥电路、充电电路、充电控制电路、电源管理电路、发火控制电路、逻辑控制电路、非易失性存储器、复位电路、安全放电电路和吋钟电路。

[9] 其中，整流电桥电路的一端连接通信接口电路，共同构成一套通向芯片外部的管脚一；整流电桥电路的另一端通向充电电路和充电控制电路，向该二者供电；整流电桥电路的其余一端接地。整流电桥电路的存在，实现了电子***脚线的无极性连接，消除了电子***脚线被反接导致电子***控制芯片损坏的危险，使得***工程的施工更加简便、安全。

[10] 其中，充电电路的一端连接整流电桥电路，另一端连接到电源管理电路，该端还通向芯片外部以构成一套管脚二。这就实现了对电子***控制芯片外部的储能装置的能量存储，从而，在***施工过程中，因飞石等意外事件造成电子雷管外部供电中断吋，上述储能装置中所储能量仍然能保证电子***控制芯片在一定吋间内的正常工作。

[11] 其中，充电控制电路的一端连接到整流电桥电路，一端接地，一端连接到逻辑控制电路；充电控制电路还有一端连接到安全放电电路，该端还通向芯片外部以构成一套管脚三。这就控制了对所述电子***控制芯片外部的起爆电容的充电过程，通过对此过程的严格控制，保障了在***准备阶段对电子***的操作的安全性。

[12] 其中，安全放电电路的一端连接到逻辑控制电路，另一端接地，其余一端在本控制芯片内部连接到管脚三上。这就使得电子***的***过程可中断，从而提高了电子******网络的故障处理能力。

[13] 其中，电源管理电路的一端在本控制芯片内部连接到管脚二，一端接地；其余一端构成本控制芯片的电源输出端管脚四，通向本芯片外部。

[14] 其中，通信接口电路的一端接地，一端在本控制芯片内部连接管脚一，一端通向逻辑控制电路，其余的一端在本控制芯片内部连接到管脚四。通信接口电路的存在，实现了电子***和外部起爆设备的信息交互，使电子***可在线编程；还实现了电子***的外部起爆设备对***起爆过程的控制，使电子***起爆过程更为安全。

[15] 其中，复位电路的一端接地，一端在本控制芯片内部连接到管脚四，其余的一端连接到逻辑控制电路。

[16] 其中，发火控制电路的一端接地，另一端通向芯片外以构成一套管脚五，连接到芯片外部的***点火装置；发火控制电路其余的一端通向逻辑控制电路。所述发火控制电路隔离了点火头和外部***脚线的连接，从而隔绝了静电、射频、杂散电流等干扰对点火头安全性的影响，使得电子***的储存和使用更加安全。由于发火控制电路受所述逻辑控制电路的控制，即使芯片外用于点火头和芯片工作的储能装置充上足以引爆***的能量， ***也必须在外部专用起爆设备的控制下才能引爆，因此实现了对起爆能量的管理，使起爆过程更加安全。

[17] 其中，吋钟电路的一端在本控制芯片内部连接到管脚四，另一端通向逻辑控制电路。该吋钟电路，使得***的延期吋间更加精确。

[18] 其中，逻辑控制电路的一端连接到吋钟电路，一端在本控制芯片内部连接管脚四，一端接地，一端连接非易失性存储器，一端连接通信接口电路，一端连接复位电路，一端连接安全放电电路，一端连接充电控制电路，其余一端通向发火控制电路。逻辑控制电路和吋钟电路一起，实现***的延期功能。这就避免了延期药的存在，减少了重金属的使用，缓解环境污染。

[19] 其中，非易失性存储器的一端在本控制芯片内部连接管脚四，一端连接到逻辑控制电路，其余一端接地。非易失性存储器中存储了电子***的电子编码、身份序列号，从而实现电子***的身份 /密码管理。避免了***生产过程中的打标编码的步骤，提高了***生产的安全性。

[20] 作为本发明的第一方面，所述充电电路，包含串联着的电阻一和二极管一。其中，二极管一的阴极连接到电源管理电路，并通向本芯片外部构成管脚二。电阻一的阻值优选取为 1〜10千欧。其中，串联在充电电路中的电阻用于限制充电电流，防止充电过程对连接***的信号总线的冲击，提高***工作的可靠性；将上述电阻的阻值限制在 1〜10千欧，即可将充电电流控制在毫安量级，从而可防止电流过大对芯片的损坏；其中，串联在充电电路中的二极管可进行反向限流，亦即，当外部供电中断吋，储能装置中的电容所储能量通过该充电电路反向释放，导致储能装置能量的损失。

[21] 作为本发明的第二方面，所述安全放电电路，包含电阻二和 NMOS管一。其中， NMOS管一的源极和衬底接地，漏极经由电阻二连接到管脚三，栅极连接到逻辑控制电路。电阻二的阻值优选取为 1〜10千欧。这就提高了储能装置中的起爆电容的安全性，亦即，保证通信过程和数据交换过程中，上述起爆电容的两端处于短接状态，从而该起爆电容不储能，进而保证了起爆前对电子***操作的安全性。此外，起爆准备状态中，对芯片外储能装置中的电容充电准备起爆后，因故障欲中断起爆过程吋，则通过该安全放电电路把电容中的电放掉。这就提高电子***的故障处理能力。

[22] 作为本发明的第三方面，所述发火控制电路，包含 NMOS管二。该 NMOS管二的源极和衬底接地，漏极连接到管脚五，栅极连接到逻辑控制电路。这就隔离了芯片外部的点火装置和***脚线的直接通路，防止静电、射频和杂散电流等外部因素对***安全的影响。另外，还实现了点火过程的可控性。

[23] 作为本发明的第四方面，所述充电控制电路，包含电阻三、电阻四、二极管二、 PMOS管一、和 NMOS管三。其中， NMOS管三的源极和衬底接地，栅极连接到逻辑控制电路，漏极连接到 PMOS管一的栅极。 PMOS管一的源极和衬底连接到整流电桥电路，其漏极经由电阻三和二极管二串联连接到管脚三；二极管二的阴极朝向管脚三；电阻四跨接在 PMOS管一的衬底和 NMOS管三的漏极之间。所述电阻三和电阻四的阻值优选取为 1〜10千欧，目的在于把电流控制在毫安级另 lj，防止电流过大，影响***的可靠性。

[24] 上述充电控制电路的另一实施方案，可包含电阻五、电阻六、二极管三、 PMO S管二、和 NMOS管四。其中， NMOS管四的源极和衬底接地，栅极连接到逻辑控制电路，漏极连接到 PMOS管二的栅极。 PMOS管二的源极和衬底经由电阻五连接到整流电桥电路，漏极经由二极管三连接到管脚三，二极管三的阴极朝向管脚三；电阻六跨接在 PMOS管二的衬底和 NMOS管四的漏极之间。所述电阻五和电阻六的阻值优选取为 1〜10千欧，目的在于把电流控制在毫安级别，防止电流过大，影响***的可靠性。

[25] 作为本发明的第五方面，所述整流电桥电路，包含 PMOS管三、 PMOS管四、 N MOS管五、和 NMOS管六。其中， PMOS管三的漏极和衬底、 PMOS管四的漏极和衬底连接在一起，并共同同吋连接到充电电路和充电控制电路； NMOS管五的源极和衬底、 NMOS管六的源极和衬底连接在一起，并同吋接地。 PMOS管三的源极、 PMOS管四的栅极、 NMOS管五的漏极、和 NMOS管六的栅极连接在一起，并通向本芯片外部构成管脚一的一部分； PMOS管四的源极、 PMOS管三的栅极、 NMOS管六的漏极和 NMOS管五的栅极连接在一起，并通向本芯片外部构成管脚一的另一部分。

[26] 上述技术方案的好处在于：一方面， M0S管上的压降取决于 M0S管的沟道开启阈值电压，因此，选择具有较低开启阈值电压的 M0S管即可降低整流电桥电路的输入端和输出端的压差，从而提高了整流电桥电路输入能量的有效利用率。另一方面， MOS管在集成吋，允许串联使用，降低了芯片设计对集成工艺的依赖性。

[27] 上述整流电桥电路的另一种实施方案，所述整流电桥电路还包含二极管四和二极管五。其中，二极管四和二极管五的阳极分别连接到管脚一；二极管四和二极管五的阴极彼此相连，并同吋连接到 PMOS管三的漏极和衬底、以及 PMOS管四的漏极和衬底。该技术方案的好处在于：一方面，两个二极管的阳极分别与两个 PMOS管的源极连接，两个二极管的阴极同吋连接到两个 PMOS管的漏极和衬底，利用正向二极管加速建立过程；另一方面，限制上述 PMOS管的源极和衬底之间的最大压降为二极管压降，从而在 PMOS沟道建立之初、衬底电压为低吋，减少了流过 PMOS管源极和衬底间的正向 PN结中的电流，进而保护了 PMOS管不被击穿。

[28] 作为本发明的第六方面，所述充电控制电路，还有一端在本芯片内部连接到管脚四，即连接到电源管理电路，由电源管理电路向该充电控制电路供电。

[29] 作为上述充电控制电路的第一种实施方案，该充电控制电路包含 PMOS管五、

PMOS管六、 PMOS管七、 NMOS管七、 NMOS管八、和 NMOS管九，以及电阻七和二极管六。具体连接关系如下：

[30] PMOS管五的源极和衬底连接到电源管理电路； PMOS管五的栅极、 NMOS管七的栅极和 NMOS管八的栅极共同连接到逻辑控制电路； PMOS管五的漏极、 N MOS管七的漏极和 NMOS管九的栅极连接在一起。 PM0S管六的源极和衬底、 P MOS管七的源极和衬底连接在一起，并共同连接到整流电桥电路； PM0S管六的栅极、 PMOS管七的漏极和 NMOS管九的漏极共同连接到电阻七的一端；电阻七的另一端连接二极管六的阳极，二极管六的阴极在本芯片内部连接到管脚三； P MOS管六的漏极、 PMOS管七的栅极和 NMOS管八的漏极连接在一起。 NMOS管七的源极和衬底、 NMOS管八的源极和衬底、 NMOS管九的源极和衬底共同接地

[31] 第一种实施方案的优点在于：利用 CMOS工艺，用逻辑控制电路输出的低压信号实现了对电源管理电路输出的高压充电电源的控制。该方案的设计使得各支路的两个 MOS在任何吋刻均有一个 MOS管截止，这就避免了充电控制电路在各支路的漏电流，降低了充电控制电路的工作电流。除此之外，该方案在作为充电控制开关的 PMOS管七的漏极连接有一个 NMOS管九，从而避免了在 PMOS管七停止工作吋，反向限流二极管的阳极处于电位浮动状态，这就相当于在储能装置的充电回路上增加了一个安全控制开关，进一步提高了电子***的安全性

[32] 作为上述充电控制电路的第二种实施方案，该充电控制电路包含 PMOS管五、 PMOS管六、 PMOS管七、 NMOS管七、 NMOS管八、和 NMOS管九，以及电阻七和二极管六。具体连接关系如下：

[33] PMOS管五的源极和衬底连接到电源管理电路； PMOS管五的栅极、 NMOS管七的栅极和 NMOS管八的栅极共同连接到逻辑控制电路； PMOS管五的漏极、 N MOS管七的漏极和 NMOS管九的栅极连接在一起。 PMOS管六的源极和衬底、 P MOS管七的衬底与电阻七的一端共同连接到整流电桥电路；电阻七的另一端连接 PMOS管七的源极； PMOS管六的栅极、 PMOS管七的漏极和 NMOS管九的漏极共同连接到二极管六的阳极；二极管六的阴极在本芯片内部连接到管脚三； P MOS管六的漏极、 NMOS管八的漏极和 PMOS管七的栅极连接在一起。 NMOS管七的源极和衬底、 NMOS管八的源极和衬底、 NMOS管九的源极和衬底共同接地

[34] 第二种实施方案在第一种实施方案的基础上进一步改进，利用电阻压降与电流成正比的特性，改变电阻七在第一种实施方案中的连接方式，使得电阻七在起到限流作用的同吋，还起到调节作为充电控制开关的 PMOS管七的栅极和源极间的电压差的作用。这就使得 PMOS管七的栅、源极间的电压和充电电流成反比，进而使得充电电流更加平稳，在参数选择合适吋甚至可以实现恒流充电。这样就可以在一定的充电吋间长度内，降低最大充电电流，从而减小充电过程对电子***网路的冲击，使电子***网路更为稳定。

[35] 作为上述充电控制电路的第三种实施方案，所述充电控制电路包含 PMOS管五、 PMOS管六、 PMOS管七、 NMOS管七、 NMOS管八、和 NMOS管九，以及电阻七和二极管六。具体连接关系如下：

[36] PMOS管五的源极和衬底连接到电源管理电路； PMOS管五的栅极、 NMOS管七的栅极和 NMOS管八的栅极共同连接到逻辑控制电路； PMOS管五的漏极、所述 NMOS管七的漏极、和所述 NMOS管九的栅极连接在一起。 PMOS管六的源极和衬底、 PMOS管七的源极和衬底共同连接到电阻七的一端；电阻七的另一端连接到整流电桥电路； PMOS管六的栅极、 PMOS管七的漏极和 NMOS管九的漏极共同连接二极管六的阳极；二极管六的阴极在本芯片内部连接到管脚三； PMOS 管六的漏极、 NMOS管八的漏极和 PMOS管七的栅极连接在一起。 NMOS管七的源极和衬底、 NMOS管八的源极和衬底、 NMOS管九的源极和衬底共同接地。

[37] 第三种实施方案在第一种实施方案的基础上进一步改进，把限流电阻七连接在整流电桥电路的输出与 PMOS管六和 PMOS管七之间。利用限流电阻七限制这两个 MOS管所在支路在翻转瞬间产生的电流冲击，从而降低了电子***网路的噪声，使整个***更为稳定。

[38] 作为上述充电控制电路的第四种实施方案，充电控制电路包含 PMOS管五、 PM OS管六、 PMOS管七、 NMOS管七、 NMOS管八、和 NMOS管九，以及电阻七、电阻八、电阻九、和二极管六。具体连接关系如下：

[39] PMOS管五的源极和衬底连接到电源管理电路； PMOS管五的栅极、 NMOS管七的栅极和 NMOS管八的栅极共同连接到逻辑控制电路； PMOS管五的漏极、 N MOS管七的漏极和 NMOS管九的栅极连接在一起。 PMOS管七的漏极与 NMOS管九的漏极共同连接到电阻七的一端；电阻七的另一端连接二极管六的阳极。 PM OS管六的源极和衬底、 PMOS管七的源极和衬底共同连接到整流电桥电路； PM OS管六的漏极连接到电阻八的一端；电阻八的另一端与 PMOS管七的栅极连接，该端还连接到电阻九的一端；电阻九的另一端连接 NMOS管八的漏极； PMOS 管六的栅极与二极管六的阴极共同在本芯片内部连接到管脚三。 NMOS管七的源极和衬底、 NMOS管八的源极和衬底、 NMOS管九的源极和衬底共同接地。

[40] 第四种实施方案在第一种实施方案的基础上进一步改进，除利用 NMOS管九提高电子***安全性外，由于 PMOS管六的栅极连接于储能装置中电容的正极，因此其栅极和源极间电压随电容电压的升高而降低，这就使得其等效电阻随充电过程的进行而逐渐增加，最终完全截止。同吋利用电阻八和电阻九进行分压，一方面实现了对 PMOS管七栅极电压的动态控制，有利于保持充电电流的平稳性，从而提高电子***的网路稳定性。另一方面，可同吋保证在充电前和充电完成后，各支路的两个 MOS管总有一个 MOS管处于截止状态，从而降低本电子雷管控制芯片的静态工作电流，提高对电子***外部起爆设备提供的能量的利用效率。

[41] 作为上述充电控制电路的第五种实施方案，所述充电控制电路包含 PMOS管五、 PMOS管六、 PMOS管七、 NMOS管七、 NMOS管八、和 NMOS管九，以及电阻七、电阻八、电阻九、和二极管六。具体连接关系如下：

[42] PMOS管五的源极和衬底连接到电源管理电路； PMOS管五的栅极、 NMOS管七的栅极和 NMOS管八的栅极共同连接到逻辑控制电路； PMOS管五的漏极、 N MOS管七的漏极和 NMOS管九的栅极连接在一起。 PMOS管六的源极和衬底、 P MOS管七的源极和衬底共同连接到电阻七的一端；电阻七的另一端连接整流电桥电路； PMOS管六的漏极连接电阻八的一端；电阻八的另一端连接 PMOS管七的栅极，该端还同吋连接电阻九的一端；电阻九的另一端连接到 NMOS管八的漏极； PMOS管六的栅极与二极管六的阴极共同连接到管脚三。 PMOS管七的漏极、 NMOS管九的漏极和二极管六的阳极连接在一起。 NMOS管七的源极和衬底、 NMOS管八的源极和衬底、 NMOS管九的源极和衬底共同接地。

[43] 第五种实施方案在第四种实施方案的基础上进一步改进，利用限流电阻七的限流作用，限制 PMOS管六和 PMOS管七所在支路在状态翻转瞬间产生的电流冲击，从而降低电子***网路的噪声，提高电子***网路的稳定性。

[44] 作为上述充电控制电路的第六种实施方案，所述充电控制电路包含 PMOS管五、 PMOS管六、 PMOS管七、 NMOS管七、 NMOS管八、和 NMOS管九，以及电阻七、电阻八、电阻九、和二极管六。具体连接关系如下：

[45] PMOS管五的源极和衬底连接到电源管理电路； PMOS管五的栅极、 NMOS管七的栅极和 NMOS管八的栅极共同连接到逻辑控制电路； PMOS管五的漏极、 N MOS管七的漏极和 NMOS管九的栅极连接在一起。 PMOS管六的源极和衬底、 P MOS管七的衬底和电阻七的一端共同连接到整流电桥电路；电阻七的另一端连接 PMOS管七的源极； PMOS管六的栅极与二极管六的阴极共同连接到管脚三； PMOS管六的漏极连接电阻八的一端；电阻八的另一端连接 PMOS管七的栅极，该端还连接到电阻九的一端；电阻九的另一端连接到 NMOS管八的漏极。 PMOS 管七的漏极、 NMOS管九的漏极和二极管六的阳极连接在一起。 NMOS管七的源极和衬底、 NMOS管八的源极和衬底、 NMOS管九的源极和衬底共同接地。

[46] 第六种实施方案在第四种实施方案的基础上进一步改进，利用限流电阻七的负反馈作用，进一步提高充电电流的平稳性，从而提高电子***网路的稳定性。

[47] 作为本发明的第七方面，所述控制芯片还包括发火驱动电路。该发火驱动电路一端连接管脚三，一端接地；发火驱动电路通过其余两端串联在逻辑控制电路与发火控制电路之间。或者，该发火驱动电路一端连接管脚三，一端连接管脚四，一端接地；发火驱动电路通过其余两端串联在逻辑控制电路与发火控制电路之间。

[48] 在逻辑控制电路和发火控制电路之间接入发火驱动电路，使得逻辑控制电路输出的低电平控制信号经由发火驱动电路，得以转换为高电平控制信号，进而由发火驱动电路输出给发火控制电路。这就提高了导通所述发火控制电路中的 MO S管或者晶闸管的驱动电压，从而减小了所述 MOS管和所述晶闸管的导通电阻。从而，一方面，提高了储能装置中起爆能量的利用率；另一方面，减小了起爆电容的放电吋间，提高了电子***的点火吋间精度。

[49] 作为上述无需供电即可工作的发火驱动电路的第一种实施方案，所述发火驱动电路包含一个 PMOS管八、 NMOS管十、和两个电阻，分别为电阻十和电阻十一。其中， PMOS管八的源极和衬底与电阻十的一端连接在一起，并共同连接到管脚三； PM0S管八的栅极、电阻十的另一端和 NM0S管十的漏极连接在一起； P M0S管八的漏极与电阻十一的一端连接在一起，并共同连接到 NM0S管二的栅极；电阻十一的另一端接地； NM0S管十的源极和衬底接地，其栅极连接到逻辑控制电路。电阻十和电阻十一的阻值优选取为不小于 100千欧。

[50] 该实施方案完成了发火驱动电路的基本功能。另外，由于上述发火驱动电路工作吋，上述 PM0S管和 NM0S管均导通，从而电阻十、电阻十一和点火装置并联连接。因此，将上述两电阻的阻值取为不小于 100千欧，则当发火驱动电路工作吋，可以在减小起爆电容放电吋间的同吋，减少发火驱动电路的工作对起爆电容中所储能量的损耗，上述电阻的阻值越大，能量损耗越小。

[51] 作为上述无需供电即可工作的发火驱动电路的第二种实施方案，所述发火驱动电路包含 PMOS管九、电阻十二、和两个 NMOS管，分别为 NMOS管十一和 NMO S管十二。其中， PMOS管九的源极和衬底与电阻十二的一端连接在一起，并共同连接到管脚三；电阻十二的另一端、 PMOS管九的栅极、 NMOS管十一的漏极和 NMOS管十二的栅极连接在一起； PMOS管九的漏极与 NMOS管十二的漏极连接在一起，并共同连接到 NMOS管二的栅极； NMOS管十一的源极和衬底、 NM OS管十二的源极和衬底接地； NMOS管十一的栅极连接到逻辑控制电路。

电阻十二的阻值优选取为不小于 100千欧。

[52] 本实施方案中的发火驱动电路在第一种实施方案的基础上，用 NMOS管十二取代前述电阻十一。本方案利用 NMOS管导通电阻小的特点，使得发火控制电路在非点火状态下，下拉更可靠；同吋，利用 NMOS管截止电阻大的特点，降低第一种实施方案中存在的漏电流。同吋，在集成电路设计中，大电阻所占的面积远大于 NMOS管所占面积，因此，釆用 NMOS管还可以减小发火驱动电路集成吋所占面积。

[53] 作为上述需供电方可工作的发火驱动电路的第一种实施方案，所述发火驱动电路包含一个反相器一、两个 PMOS管、和两个 NMOS管，分别为 PMOS管十、 PM OS管十一、 NMOS管十三、和 NMOS管十四。其中， PMOS管十的源极和衬底、 PMOS管十一的源极和衬底连接在一起，并共同连接到管脚三； PMOS管十的漏极、 PMOS管十一的栅极和 NMOS管十三的漏极连接在一起； PM0S管十的栅极、 PM0S管十一的漏极和 NMOS管十四的漏极连接在一起，并共同连接到 NMOS 管二的栅极。 NMOS管十三的源极和衬底、 NMOS管十四的源极和衬底接地； N M0S管十三的栅极与反相器一的输入端连接在一起，并共同连接到逻辑控制电路； NMOS管十四的栅极与反相器一的输出端相连。反相器一的电源输入端连接到管脚四，由电源管理电路供电；反相器一其余的一端接地。

[54] 本实施方案在无需供电的发火驱动电路的第二种实施方案的基础上，用 PM0S 管十替代用于上拉的电阻十二，使得发火驱动电路无论处于何种状态，在其各个由一个 PM0S管和一个 NMOS管构成的支路中，总有一个 M0S管处于截止状态，从而避免了发火驱动电路中漏电流的存在。同吋，本实施方案也进一步减小了发火驱动电路集成吋所占的面积。

[55] 作为上述需供电方可工作的发火驱动电路的第二种实施方案，在上述第一种实施方案的基础上，所述发火驱动电路还包含一个 NMOS管十五。该 NMOS管十五的漏极与反相器一的电源输入端连接在一起，并共同连接到管脚四，由电源管理电路供电； NMOS管十五的源极、 PM0S管十的栅极、 PM0S管十一的漏极和 NMOS管十四的漏极连接在一起，并共同连接到 NMOS管二的栅极； NMOS管十五的栅极、 NMOS管十三的栅极和反相器一的输入端连接在一起，并共同连接到逻辑控制电路； NMOS管十五的衬底接地。

[56] 该实施方案的优点在于：由于上述发火驱动电路的驱动电源来自于起爆电容，因此，在***点火吋，当起爆电容的电压下降到 PM0S管十一的开启阈值电压附近吋， PM0S管十一的等效阻抗急剧增大，此吋 PM0S管十一基本失去了对发火控制电路的驱动作用，从而使起爆电容中的能量无法充分释放。而由于 NMOS管十五的驱动电源来自逻辑控制电路的工作电压，因此 NMOS管十五在这种情况下仍能继续对发火控制电路进行发火驱动，从而可以充分释放起爆电容中的点火能量，进一步提高了起爆电容所储能量的利用率。

[57] 作为本发明的第八方面，所述通信接口电路进一步包含数据调制模块和数据解调模块，其中，数据解调模块由两个数据解调电路构成。两个数据解调电路分别连接到管脚一，两个数据解调电路分别连接到逻辑控制电路，两个数据解调电路共同在本芯片内部连接到管脚四，两个数据解调电路还共同接地。数据调制模块一端连接逻辑控制电路，一端接地，其余的两端分别连接到管脚一。

[58] 上述通信接口电路的优点在于：釆用两个完全相同的、独立工作的数据解调电路，而这两个数据解调电路分别连接到管脚一，进而分别连接到***脚线，因此，电子***可以同吋接收其外部的起爆设备输出的单极性和双极性信号。这就使得电子***针对不同的起爆***通信要求，都具有较好的适应性和可移植性。

[59] 上述数据调制模块可进一步包含三个电阻和两个 NMOS管，分别为电阻十三、电阻十四、电阻十五、 NMOS管十六、和 NMOS管十七。 NMOS管十六的漏极和衬底、 NMOS管十七的漏极和衬底、以及电阻十三的一端接地； NMOS管十六的栅极、 NMOS管十七的栅极与电阻十三的另一端相连，并共同连接到逻辑控制电路； NMOS管十六的源极经由电阻十四连接到管脚一的一部分，即***脚线中的一根； NMOS管十七的源极经由电阻十五连接到管脚一的另一部分，即***脚线中的另一根。

[60] 上述数据调制模块的实施方案，就可实现以电流消耗的变化的形式把需发送的数据通过***脚线输出到起爆网络。其优点在于：由于上述 NMOS管十六、 NM OS管十七的源极和漏极分别连接到地线和***脚线，因此降低了由于整流电桥电路的压降的个体差异对电流消耗变化的一致性的影响，使得电子***向起爆设备发回的电流消耗的变化仅取决于起爆网路中信号总线上的电压。

[61] 上述数据解调电路可进一步包含一个反相器二和一个电阻十六。反相器二的一端连接管脚四，一端接地；反相器二的输入端连接管脚一的一部分，即***脚线中的一根，并经由电阻十六接地；反相器二的输出端连接到逻辑控制电路。这种数据解调电路的结构极为简单，而且易于集成。利用电阻十六的下拉作用，保证了在信号总线处于正向电压、负向电压或零电压任一状态吋，该数据解调电路的输出均处于确定的状态，从而避免了反相器二的输入处于不确定状态吋对电子***中储能模块所储能量的消耗，进而提高了电子******的可靠性。除此之外，当总线上数据变化吋，电阻十六还为总线上残留的电荷提供了泄放通路，进而提高了通信速率。 [62] 或者，上述数据解调电路也可进一步包含一个反相器二和一个 NMOS管十八。反相器二的一端连接管脚四，一端接地，其余两端分别为输入端和输出端。 NM OS管十八的源极和衬底接地；其漏极与反相器二的输入端连接，并共同连接到管脚一的一部分，即***脚线中的一根； NMOS管十八的栅极与所述反相器二的输出端连接，并共同连接到所述逻辑控制电路。该数据解调电路釆用负反馈连接的 NMOS管十八取代下拉电阻十六，其优点在于，避免了电阻十六对能量的消耗，提高了外部起爆设备向电子***提供的能量的利用效率。此外，禾 1」用 NMOS 管动态电阻的特点，在总线的输入为低电平吋，反相器二的输出为高电平， NM OS管十八则处于导通状态。因此，当发送的通信数据使得总线上的电压由高电平切换到低电平吋， NMOS管十八可以加速总线上残留电荷的泄放，从而提高通信***的通信速率。

[63] 上述数据解调电路中的反相器二优选取为施密特反相器。其好处在于，不论输入反相器的信号的状态切换是否缓慢，即电平转换过渡吋间是否较长，反相器的输出边沿都比较陡峭，其输出的电平转换过渡吋间极短。这就缩短了数据解调电路后续处理电路的状态过渡吋间，降低了电子***的功耗。此外，施密特反相器具有良好的抗噪声性能，可以提高电子***接收数据的稳定性。

[64] 作为本发明的第九方面，

所述逻辑控制电路进一步包含可编程延期模块、输入 /输出接口、串行通信接口、预定标器、和中央处理器。其中，中央处理器的一端连接到管脚四，一端接地，一端与可编程延期模块和预定标器连接，并共同连接到吋钟电路；中央处理器其余的一端通过内部总线连接到可编程延期模块、输入 /输出接口、串行通信接口和预定标器。可编程延期模块一端连接发火控制电路，一端连接到管脚四，一端接地，一端连接内部总线，其余一端与中央处理器、预定标器连接，并共同连接到吋钟电路。输入 /输出接口一端连接充电控制电路，一端连接安全放电电路，一端连接到管脚四，一端接地，其余一端连接内部总线。串行通信接口一端连接通信接口电路，一端连接到管脚四，一端接地，一端连接预定标器，其余一端连接内部总线。预定标器一端连接到管脚四，一端接地，一端连接串行通信接口，一端连接内部总线，其余一端与中央处理器、可编程延期模块连接，并共同连接到吋钟电路。

[65] 上述逻辑控制电路的实施方案的好处在于：

[66] 1 . 可编程延期模块的引入，解决了现有***产品的固定延期问题，体现了电子***的可编程性能，这就实现了电子***控制芯片、以及电子***产品种类的单一性，从而简化了电子***生产、流通和使用中的过程控制问题，极大降低了***产品的管理难度。

[67] 2. 釆用串行通信接口，与逻辑控制电路外部的通信接口电路配合作用，实现了电子***中央处理器与外部控制设备的交互，从而实现了电子***的现场可重复编程性能，即，可以在***孔内、利用外部起爆设备、根据工程的具体需要，现场设定每个孔内***的延期吋间。这就大大简化了***使用过程中由雷管和孔的强制性对应关系所带来的施工复杂度，也提高了***网路设计的灵活性。

[68] 上述可编程延期模块优选为一可预置减计数器。中央处理器接收到写延期吋间指令中的延期吋间数据后，可通过内部总线把该延期吋间数据直接写入到可预置计数器的内部，这就降低了对中央处理器中暂存数据的寄存器的数量要求。釆用可预置减计数器，则当该减计数器的计数值减至零吋，也就表示延期吋间到达，因此向该计数器中写入的数据可直接釆用写延期吋间指令中发送来的延期吋间数据而无需做任何变换。反之，若釆用可预置加计数器，则需要依据写延期吋间指令中发送来的延期吋间数据，对写入加计数器中的数据进行计算：依据当计数器的计数值加至全 1吋，表示延期吋间到达的原理，将计数值全 1减去写延期吋间指令中发送来的延期吋间数据，得到写入加计数器的数据。综上所述，釆用减计数器使得设计更为简单。

[69] 本发明还提供了上述电子***控制芯片的控制流程，包含以下步骤：

[70] 第一步，初始化可编程延期模块，即中央处理器向可编程延期模块发送控制信号，使可编程延期模块输出一个信号，使得发火控制电路断开，处于禁止点火状态。

[71] 第二步，中央处理器读取非易失性存储器中存储的电子***身份代码。

[72] 第三步，初始化预定标器，即中央处理器向预定标器中写入预设的所述吋钟电路的吋钟个数，以控制串行通信接口的通信波特率和釆样相位。

[73] 第四步，中央处理器等待接收电子***外部的设备发出的指令：

若接收到写延期吋间指令，则继续进行第五步；若接收到点火指令，则继续进行第六步。

[74] 第五步，执行写延期吋间进程。然后返回第四步。

[75] 第六步，执行点火进程。然后结束本控制流程。

[76] 其中，写延期吋间进程按照以下步骤进行：

[77] 步骤一，中央处理器依据写延期吋间指令中的***的身份代码，判断是否对本 ***设定延期吋间：

若对本***设定延期吋间，则继续进行步骤二；若不对本***设定延期吋间，则结束本写延期吋间进程。

[78] 步骤二，中央处理器将写延期吋间指令中的延期吋间数据写入可编程延期模块

[79] 步骤三，电子***向其外部的设备发送写延期吋间完毕信号；然后结束本写延期吋间进程。

[80] 其中，点火进程按照以下步骤进行：

[81] 步骤 A，中央处理器向可编程延期模块发送控制信号，启动可编程延期模块。

[82] 步骤 B，中央处理器等待到达延期吋间：

若到达延期吋间，则继续进行步骤 C; 若未到达，则继续等待。

[83] 步骤 C，可编程延期模块向发火控制电路输出信号，使得发火控制电路闭合，处于点火状态。结束本点火进程。

附图说明

[84] 图 1为本发明所构建的电子***控制芯片的逻辑框图；

[85] 图 2为本发明所述芯片中充电电路的一种实施方式；

[86] 图 3为本发明所述芯片中安全放电电路的一种实施方式；

[87] 图 4为本发明所述芯片中发火控制电路的一种实施方式；

[88] 图 5为本发明所述芯片中充电控制电路无需供电的一种实施方式；

[89] 图 6为本发明所述芯片中充电控制电路无需供电的另一种实施方式； [90] 图 7为本发明所述芯片中整流电桥电路的一种实现方式；

[91] 图 8为本发明所述芯片中整流电桥电路的另一种实现方式；

[92] 图 9为本发明充电控制电路需供电吋控制芯片的逻辑框图；

[93] 图 10为本发明所述芯片中充电控制电路需供电的第一种实施例；

[94] 图 11为本发明所述芯片中充电控制电路需供电的第二种实施例；

[95] 图 12为本发明所述芯片中充电控制电路需供电的第三种实施例；

[96] 图 13为本发明所述芯片中充电控制电路需供电的第四种实施例；

[97] 图 14为本发明所述芯片中充电控制电路需供电的第五种实施例；

[98] 图 15为本发明所述芯片中充电控制电路需供电的第六种实施例；

[99] 图 16为本发明中发火驱动电路无需供电吋控制芯片的逻辑框图；

[100] 图 17为本发明中发火驱动电路需供电吋控制芯片的逻辑框图；

[101] 图 18为本发明中发火驱动电路无需供电的一种实施方式；

[102] 图 19为本发明中发火驱动电路无需供电的另一种实施方式；

[103] 图 20为本发明中发火驱动电路需供电的一种实施方式；

[104] 图 21为本发明中发火驱动电路需供电的另一种实施方式；

[105] 图 22为本发明所述芯片中逻辑控制电路的构成的逻辑框图；

[106] 图 23为本发明所述芯片的控制流程图；

[107] 图 24为本发明所述芯片中写延期吋间进程的流程图；

[108] 图 25为本发明所述芯片中点火进程的流程图；

[109] 图 26为本发明所述芯片中通信接口电路的构成的逻辑框图；

[110] 图 27为本发明所述芯片中数据调制模块的一种实施方式；

[111] 图 28为本发明所述芯片中数据解调电路的一种实施方式；

[112] 图 29为本发明所述芯片中数据解调电路的另一种实施方式；

[113] 图 30为包含本发明所述芯片的电子***构成的电子***起爆网络的示意图。

具体实施方式

[114] 下面结合附图和具体实施方式对本发明作进一步详细说明。

[115] 图 1给出了本发明所构建的电子***控制芯片 100的逻辑框图。

如图 1虚框中所示，本发明所述的电子***控制芯片 100包含：通信接口电路 101 、整流电桥电路 102、充电电路 103、充电控制电路 110、电源管理电路 104、发火控制电路 105、逻辑控制电路 106、非易失性存储器 107、复位电路 111、安全放电电路 108、和吋钟电路 202。其具体连接关系和工作原理描述如下：

[116] (1) 整流电桥电路 102，其一端连接通信接口电路 101，并共同构成通向芯片 1 00外部的管脚 1。该管脚 1连接到芯片 100外部的***脚线 201，外部起爆设备 400 通过信号总线 300与***脚线 201相连，并进而通过***脚线 201将能量输入到芯片 100; 外部起爆设备 400还通过信号总线 300和***脚线 201与芯片 100进行通信，参见电子***的网络构成示意图 30。整流电桥电路 102的另一端通向充电电路 103和充电控制电路 110，向该二者供电。整流电桥电路 102其余的一端接地 109 。该整流电桥电路 102用以实现电子*** 200的双线无极性连接，从而方便*** 施工。

[117] (2) 充电电路 103，其一端连接整流电桥电路 102，另一端连接到电源管理电路 104，该端还通向芯片 100外部构成管脚 2，该管脚 2连接到芯片 100外部的储能装置 203，如图 1。该储能装置 203体现为两个或多个电容。其中，为芯片 100正常工作供能的电容可称为数字储能电容，为点火装置 204发火供能的电容可称为起爆电容。上述管脚 2用于芯片 100对储能装置 203中的数字储能电容进行充电；并且，当经由信号总线 300和***脚线 201输入的外部能量被中止吋，上述数字储能电容中所储存的能量还将通过该管脚 2进入芯片 100，并连接到电源管理电路 104，用以保证芯片 100内部的数字电路在一定吋间内的正常工作。

[118] (3) 充电控制电路 110，其一端连接到整流电桥电路 102，一端接地 109，一端连接到逻辑控制电路 106; 充电控制电路 110还有一端连接到安全放电电路 108，该端还通向芯片 100外部以构成管脚 3，该管脚 3连接到芯片 100外部的储能装置 2 03。管脚 3用于芯片 100对储能装置 203中的起爆电容进行充电；并且，当需要中止该次起爆吋，上述起爆电容中所储存的能量还将通过管脚 3进入芯片 100，并经由安全放电电路 108实现能量的释放，以使电子***回复到安全状态。

[119] (4) 安全放电电路 108，其一端连接到逻辑控制电路 106，另一端接地 109，其余一端在芯片 100内部连接到管脚 3，并进而与储能装置 203连接。该安全放电电路 108用于在逻辑控制电路 106的控制下，完成对上述起爆电容中所储能量的释 [120] (5) 电源管理电路 104，其一端从芯片 100内部连接到管脚 2，另一端接地 109 ，其余一端构成芯片 100的电源输出端管脚 4，通向芯片 100外。在电子*** 200 对延期精度要求较高吋，该通向芯片 100外部的管脚 4，可经由一电容接地 109，从而构成一去耦电路，用以滤除芯片 100工作导致的工作电源的噪声，进而提高了电子*** 200的延期精度。

[121] (6) 通信接口电路 101，其一端接地 109，一端从芯片 100内部连接到管脚 1，进而连接到芯片 100外部的***脚线 201和信号总线 300，如图 1和图 30。通信接口电路 101还有一端通向逻辑控制电路 106，其余的一端从芯片 100内部连接到管脚 4。该通信接口电路 101用以完成电子*** 200与外部起爆设备 400之间的通信

，从而实现电子******网络的双向通信。

[122] (7) 复位电路 111，其一端接地 109，一端在芯片 100内部连接到管脚 4，其余的一端连接到逻辑控制电路 106。该复位电路 111用以为芯片 100提供初始状态，以避免芯片 100内部的逻辑混乱。

[123] (8) 发火控制电路 105，其一端接地 109，另一端通向芯片 100外部构成管脚 5 ，其余的一端通向逻辑控制电路 106。芯片 100的管脚 5连接到芯片 100外部的点火装置 204，该点火装置 204的另一端连接到上述储能装置 203中起爆电容的正极，如图 1所示。该发火控制电路 105在逻辑控制电路 106的控制下，使得点火装置 204经由与发火控制电路 105相接的管脚 5接地，从而形成一点火回路，上述起爆电容中所储能量将通过点火装置 204快速释放，完成***起爆。

(9) 吋钟电路 202，其一端连接到管脚 4，另一端通向逻辑控制电路 106，为逻辑控制电路 106提供吋钟信号。

[125] (10) 逻辑控制电路 106，其一端连接到吋钟电路 202，一端从芯片 100内部连接到管脚 4，一端接地 109，一端连接非易失性存储器 107，一端连接通信接口电路 101，一端连接充电控制电路 110，一端连接复位电路 111，一端连接安全放电电路 ₁₀₈，其余的一端通向发火控制电路 105，如图 1。

(11) 非易失性存储器 107，一端连接管脚 4，一端连接到逻辑控制电路 106，其余一端接地 109。 [127] 作为本发明的第一方面，如图 2所述，充电电路 103包含串联着的一个电阻 301 和一个二极管 401，二极管 401的阴极连接到电源管理电路 104，并通向芯片 100 外部构成管脚 2。电阻 301的阻值优选取为 1〜 10千欧。

[128] 作为本发明的第二方面，如图 3所示，安全放电电路 108，包含一个电阻 302和一个 NMOS管 801， NMOS管 801的源极和衬底接地 109，漏极经电阻 302连接到管脚 3，即与储能装置 203中的起爆电容相连， NMOS管 801的栅极连接到逻辑控制电路 106。电阻 302阻值优选取为 1〜10千欧。

[129] 作为本发明的第三方面，如图 4所示，发火控制电路 105，包含一个 NMOS管 80

2。该 NMOS管 802的源极和衬底接地 109，漏极连接管脚 5，栅极连接到逻辑控制电路 106。

[130] 作为本发明的第四方面，如图 5所示，充电控制电路 110，包含电阻 303、电阻 3 04、二极管 402、 PMOS管 701和 NMOS管 803。其中， NMOS管 803的源极和衬底接地 109，栅极连接到逻辑控制电路 106，其漏极连接到 PMOS管 701的栅极。 PM OS管 701的源极和衬底连接到整流电桥电路 102，其漏极经由电阻 303和二极管 40 2串联连接到管脚 3，并且二极管 402的阴极朝向管脚 3。电阻 304跨接在 PMOS管 7 01的衬底和 NMOS管 803的漏极之间。电阻 303和电阻 304的阻值优选取为 1〜 10千欧。

[131] 如图 6所示，充电控制电路 110的另一种实现方式为，该电路包含电阻 305、电阻 306、二极管 403、 PMOS管 702、 NMOS管 804。 NMOS管 804的源极和衬底接地 109，栅极连接到逻辑控制电路 106，其漏极连接到 PMOS管 702的栅极。 PMOS 管 702的源极和衬底经由电阻 305连接到整流电桥电路 102，其漏极经由二极管 40 3连接到管脚 3，二极管 403的阴极朝向管脚 3。电阻 306跨接在 PMOS管 702的衬底和 NMOS管 804的漏极之间。电阻 305和电阻 306的阻值优选取为 1〜10千欧。

[132] 作为本发明的第五方面，如图 7所示，所述整流电桥电路 102，包含 PMOS管 703 、 PMOS管 704、 NMOS管 805、和 NMOS管 806。其中， PMOS管 703的漏极和衬底、 PMOS管 704的漏极和衬底连接在一起，并共同同吋连接到充电电路 103和充电控制电路 110; NMOS管 805的源极和衬底、 NMOS管 806的源极和衬底连接在一起，并同吋接地 109。 PMOS管 703的源极、 PMOS管 704的栅极、 NMOS管 805 的漏极、和 NMOS管 806的栅极连接在一起，并通向本芯片 100外部构成管脚 1的一部分； PMOS管 704的源极、 PMOS管 703的栅极、 NMOS管 806的漏极和 NMOS 管 805的栅极连接在一起，并通向本芯片 100外部构成管脚 1的另一部分。

[133] 由于上述两个 PMOS管的栅极和源极的电压相位相反，或者，上述两个 NMOS 管的栅极和源极的电压相位相反，因此，上述两个 PMOS管和上述两个 NMOS管中，总有一个 PMOS管和一个 NMOS管同吋导通。除此之外，上述 PMOS管和 NM OS管的导通开启阈值电压相位相反，这就保证了栅极连接到不同输入端的 PMO S管和 NMOS管同吋导通，从而实现了整流电桥电路 102的功能。

[134] 在图 7所示整流电桥电路 102的实施方式的基础上做进一步改进，该整流电桥电路 102可还包含二极管 404和二极管 405，如图 8所示。其中，二极管 404和二极管 405的阳极分别连接到管脚 1 ; 二极管 404和二极管 405的阴极彼此相连，并同吋连接到 PMOS管 703的漏极和衬底、以及 PMOS管 704的漏极和衬底。

[135] 作为本发明的第六方面，如图 9所示，充电控制电路 1101还有一端在本芯片 100 内部连接到管脚 4，即连接到电源管理电路 104，由电源管理电路 104向该充电控制电路 1101供电。

[136] 作为上述充电控制电路 1101的第一种实施方案，如图 10所示，该充电控制电路 1101包含 PMOS管 705、 PMOS管 706、 PMOS管 707、 NMOS管 807、 NMOS管 808 、和 NMOS管 809，以及电阻 307和二极管 406。具体连接关系如下：

[137] PMOS管 705的源极和衬底连接到电源管理电路 104; PMOS管 705的栅极、 NM OS管 807的栅极和 NMOS管 808的栅极共同连接到逻辑控制电路 106； PMOS管 705 的漏极、 NMOS管 807的漏极和 NMOS管 809的栅极连接在一起。 PMOS管 706的源极和衬底、 PMOS管 707的源极和衬底连接在一起，并共同连接到整流电桥电路 102; PMOS管 706的栅极、 PMOS管 707的漏极和 NMOS管 809的漏极共同连接到电阻 307的一端；电阻 307的另一端连接二极管 406的阳极，二极管 406的阴极在本芯片 100内部连接到管脚 3; PMOS管 706的漏极、 PMOS管 707的栅极和 NMO S管 808的漏极连接在一起。 NMOS管 807的源极和衬底、 NMOS管 808的源极和衬底、 NMOS管 809的源极和衬底共同接地 109。

[138] 作为上述充电控制电路 1101的第二种实施方案，如图 11所示，该充电控制电路 1101包含 PMOS管 705、 PMOS管 706、 PMOS管 707、 NMOS管 807、 NMOS管 808 、和 NMOS管 809，以及电阻 307和二极管 406。具体连接关系如下：

[139] PMOS管 705的源极和衬底连接到电源管理电路 106; PMOS管 705的栅极、 NM OS管 807的栅极和 NMOS管 808的栅极共同连接到逻辑控制电路 106； PMOS管 705 的漏极、 NMOS管 807的漏极和 NMOS管 809的栅极连接在一起。 PMOS管 706的源极和衬底、 PMOS管 707的衬底与电阻 307的一端共同连接到整流电桥电路 102 ；电阻 307的另一端连接 PMOS管 707的源极； PMOS管 706的栅极、 PMOS管 707 的漏极和 NMOS管 809的漏极共同连接到二极管 406的阳极；二极管 406的阴极在本芯片 100内部连接到管脚 3; PMOS管 706的漏极、 NMOS管 808的漏极和 PMOS 管 707的栅极连接在一起。 NMOS管 807的源极和衬底、 NMOS管 808的源极和衬底、 NMOS管 809的源极和衬底共同接地 109。

[140] 作为上述充电控制电路 1101的第三种实施方案，如图 12所示，所述充电控制电路 1101包含 PMOS管 705、 PMOS管 706、 PMOS管 707、 NMOS管 807、 NMOS管 80 8、和 NMOS管 809，以及电阻 307和二极管 406。具体连接关系如下：

[141] PMOS管 705的源极和衬底连接到电源管理电路 104; PMOS管 705的栅极、 NM OS管 807的栅极和 NMOS管 808的栅极共同连接到逻辑控制电路 106； PMOS管 705 的漏极、 NMOS管 807的漏极和 NMOS管 809的栅极连接在一起。 PMOS管 706的源极和衬底、 PMOS管 707的源极和衬底共同连接到电阻 307的一端；电阻 307的另一端连接到整流电桥电路 102; PMOS管 706的栅极、 PMOS管 707的漏极和 NM OS管 809的漏极共同连接二极管 406的阳极；二极管 406的阴极在本芯片 100内部连接到管脚 3; PMOS管 706的漏极、 NMOS管 808的漏极和 PMOS管 707的栅极连接在一起。 NMOS管 807的源极和衬底、 NMOS管 808的源极和衬底、 NMOS管 80 9的源极和衬底共同接地 109。

[142] 上述图 10、图 11、图 12所示诸实施方式用 MOS管实现了较低电压的、逻辑控制电路 106输出的控制电平，对较高电压的、储能装置 203充电所需电能的控制。具体工作原理可描述为：

[143] 1 . PMOS管 707用于控制充电过程。并且，在充电状态，即 PMOS管 707导通、 NMOS管 809截止的状态下，为 PMOS管 706提供上拉驱动，使其处于截止状态。 [144] 2. 在非充电状态，即 PMOS管 707截止、 NMOS管 809导通的状态下， NMOS管 809—方面保证充电控制电路 1101的输出处于确定的低电平状态，从而保障非充电状态下电子*** 200的安全性；另一方面，为 PMOS管 706提供下拉驱动。

[145] 3. 在非充电状态下， PMOS管 706导通， NMOS管 808截止，则为 PMOS管 707 提供强上拉驱动，使 PMOS管 707可靠截止。在充电状态下， PMOS管 706截止，只要 NMOS管 808导通，就可使得 PMOS管 707处于导通状态。

[146] 4. 电阻 307用于限制对储能装置 203充电吋电流的大小，从而避免充电吋因电流过大给电子***网路带来的冲击。

[147] 5. 二极管 406用于限制储能装置 203通过充电控制电路 1101的反向放电，从而提高储能装置 203的能量利用效率。

[148] 6. PMOS管 705和 NMOS管 807构成一个反相器。该反相器的电源电压与逻辑控制电路 106的工作电压均来源于电源管理电路 104的输出，这样通过该反相器就得到了一对幅值相同、相位相反的控制信号，分别控制 NMOS管 808和 NMOS管 8 09，使它们处于不同的导通或截止的状态，从而分别控制 PMOS管 706和 PMOS管 707处于不同的截止或导通状态，这就达到了用较低的控制电压控制较高的充电电压的技术效果。

[149] 作为上述充电控制电路 1101的第四种实施方案，如图 13所示，充电控制电路 11 01包含 PMOS管 705、 PMOS管 706、 PMOS管 707、 NMOS管 807、 NMOS管 808、和 NMOS管 809，以及电阻 307、电阻 308、电阻 309、和二极管 406。具体连接关系如下：

[150] PMOS管 705的源极和衬底连接到电源管理电路 104; PMOS管 705的栅极、 NM OS管 807的栅极和 NMOS管 808的栅极共同连接到逻辑控制电路 106； PMOS管 705 的漏极、 NMOS管 807的漏极和 NMOS管 809的栅极连接在一起。 PMOS管 707的漏极与 NMOS管 809的漏极共同连接到电阻 307的一端；电阻 307的另一端连接二极管 406的阳极。 PMOS管 706的源极和衬底、 PMOS管 707的源极和衬底共同连接到整流电桥电路 102; PMOS管 706的漏极连接到电阻 308的一端；电阻 308的另一端与 PMOS管 707的栅极连接，该端还连接到电阻 309的一端；电阻 309的另一端连接 NMOS管 808的漏极； PMOS管 706的栅极与二极管 406的阴极共同在本芯片 1 00内部连接到管脚 3。 NMOS管 807的源极和衬底、 NMOS管 808的源极和衬底、 NMOS管 809的源极和衬底共同接地 109。

[151] 作为上述充电控制电路 1101的第五种实施方案，如图 14所示，充电控制电路 11 01包含 PMOS管 705、 PMOS管 706、 PMOS管 707、 NMOS管 807、 NMOS管 808、和 NMOS管 809，以及电阻 307、电阻 308、电阻 309、和二极管 406。具体连接关系如下：

[152] PMOS管 705的源极和衬底连接到电源管理电路 104; PMOS管 705的栅极、 NM OS管 807的栅极和 NMOS管 808的栅极共同连接到逻辑控制电路 106； PMOS管 705 的漏极、 NMOS管 807的漏极和 NMOS管 809的栅极连接在一起。 PMOS管 706的源极和衬底、 PMOS管 707的源极和衬底共同连接到电阻 307的一端；电阻 307的另一端连接整流电桥电路 102; PMOS管 706的漏极连接电阻 308的一端；电阻 308 的另一端连接 PMOS管 707的栅极，该端还同吋连接电阻 309的一端；电阻 309的另一端连接到 NMOS管 808的漏极； PMOS管 706的栅极与二极管 406的阴极共同连接到管脚 3。 PMOS管 707的漏极、 NMOS管 809的漏极和二极管 406的阳极连接在一起。 NMOS管 807的源极和衬底、 NMOS管 808的源极和衬底、 NMOS管 809 的源极和衬底共同接地 109。

[153] 作为上述充电控制电路 1101的第六种实施方案，如图 15所示，充电控制电路 11 01包含 PMOS管 705、 PMOS管 706、 PMOS管 707、 NMOS管 807、 NMOS管 808、和 NMOS管 809，以及电阻 307、电阻 308、电阻 309、和二极管 406。具体连接关系如下：

[154] PMOS管 705的源极和衬底连接到电源管理电路 104; PMOS管 705的栅极、 NM OS管 807的栅极和 NMOS管 808的栅极共同连接到逻辑控制电路 106； PMOS管 705 的漏极、 NMOS管 807的漏极和 NMOS管 809的栅极连接在一起。 PMOS管 706的源极和衬底、 PMOS管 707的衬底和电阻 307的一端共同连接到整流电桥电路 102 ；电阻 307的另一端连接 PMOS管 707的源极； PMOS管 706的栅极与二极管 406的阴极共同连接到管脚 3; PMOS管 706的漏极连接电阻 308的一端；电阻 308的另一端连接 PMOS管 707的栅极，该端还连接到电阻 309的一端；电阻 309的另一端连接到 NMOS管 808的漏极。 PMOS管 707的漏极、 NMOS管 809的漏极和二极管 406 的阳极连接在一起。 NM0S管 807的源极和衬底、 NM0S管 808的源极和衬底、 N MOS管 809的源极和衬底共同接地 109。

[155] 图 13、图 14、图 15所示实施方式的基本原理同图 10、图 11和图 12所示三种实施方式的基本相同，其不同之处在于： PMOS管 706的栅极控制来源于储能装置 203 中储能电容两端的电压。因此， PMOS管 706等效电阻随该电压的升高而减小。同吋，用一对分压电阻 308和电阻 309调节 PMOS管 707的电压。通过上述方式，实现了在充电过程中动态调节 PMOS管 707的等效电阻，使其等效电阻与储能电压成反比，从而提高了充电电流的稳定性。

[156] 作为本发明的第七方面，所述控制芯片 100还包括发火驱动电路。发火驱动电路 120—端接地 109; —端连接管脚 3，并进而连接到芯片 100外部起爆电容的正极，发火驱动电路 120的该端为发火驱动电路 120提供高压驱动电源；发火驱动电路 120通过其余两端串联在逻辑控制电路 106与发火控制电路 105之间，如图 16 所示。从而，发火驱动电路 120接收逻辑控制电路 106输出的较低电压的发火控制信号，向发火控制电路 105输出较高电压的发火控制信号。

[157] 或者，发火驱动电路 1201—端接地 109; —端连接管脚 3，并进而连接到芯片 10 0外部起爆电容的正极，发火驱动电路 1201的该端为发火驱动电路 1201提供高压驱动电源；一端连接管脚 4，由电源管理电路 104提供发火驱动电路 1201工作所需电源；发火驱动电路 1201通过其余两端串联在逻辑控制电路 106与发火控制电路 105之间，如图 17所示。从而，发火驱动电路 1201接收逻辑控制电路 106输出的较低电压的发火控制信号，向发火控制电路 105输出较高电压的发火控制信号

[158] 作为图 16所示无需供电即可工作的发火驱动电路 120的第一种实施方案，如图 1 8所示，发火驱动电路 120包含一个 PMOS管 708、 NMOS管 810、和两个电阻，分别为电阻 310和电阻 311。其中， PMOS管 708的源极和衬底与电阻 310的一端连接在一起，并共同连接到管脚 3; PMOS管 708的栅极、电阻 310的另一端和 NMOS 管 810的漏极连接在一起； PMOS管 708的漏极与电阻 311的一端连接在一起，并共同连接到 NMOS管 802的栅极；电阻 311的另一端接地 109; NMOS管 810的源极和衬底接地 109，其栅极连接到逻辑控制电路 106。电阻 310和电阻 311的阻值优选取为不小于 100千欧。

[159] 图 18所示发火驱动电路 120的实施方式的工作原理可描述为：当在 NMOS管 810 的栅极加上逻辑控制电路 106输出的较低电压的逻辑高电平信号吋， NMOS管 810 导通，从而 PMOS管 708的栅极电平被拉低，进而使得 PMOS管 708导通。由于 PM OS管 708的导通电阻极低，因此，发火驱动电路 120向发火控制电路 105输出的控制信号的电压与管脚 3上的电压相同。

[160] 作为图 16所示无需供电即可工作的发火驱动电路 120的第二种实施方案，如图 1 9所示，发火驱动电路 120包含 PMOS管 709、电阻 312、和两个 NMOS管，分别为 NMOS管 811和 NMOS管 812。其中， PMOS管 709的源极和衬底与电阻 312的一端连接在一起，并共同连接到管脚 3; 电阻 312的另一端、 PMOS管 709的栅极、 NM OS管 811的漏极和 NMOS管 812的栅极连接在一起； PMOS管 709的漏极与 NMOS 管 812的漏极连接在一起，并共同连接到 NMOS管 802的栅极； NMOS管 811的源极和衬底、 NMOS管 812的源极和衬底接地 109; NMOS管 811的栅极连接到逻辑控制电路 106。电阻 312的阻值优选取为不小于 100千欧。

[161] 图 19所示实施方式的工作原理可描述为：当逻辑控制电路 106输出为低电平吋， NMOS管 811截止， PMOS管 709和 NMOS管 812的栅极由电阻 312弱拉高，从而使得 PMOS管 709截止、 NMOS管 812导通，进而，使得发火控制电路 105的控制信号输入处于强下拉状态。当逻辑控制电路 106输出为高电平吋， NMOS管 811导通， PMOS管 709和 NMOS管 812的栅极由 NMOS管 811强下拉，从而使得 PMOS管 709导通、 NMOS管 812截止，进而，使得发火驱动电路 120向发火控制电路 105输出的控制信号的电压与管脚 3上的电压相同。

[162] 作为图 17所示需供电方可工作的发火驱动电路 1201的第一种实施方案，如图 20 所示，发火驱动电路 1201包含一个反相器 181、两个 PMOS管、和两个 NMOS管 ' 分别为 PMOS管 710、 PMOS管 711、 NMOS管 813、和 NMOS管 814。其中， PM OS管 710的源极和衬底、 PMOS管 711的源极和衬底连接在一起，并共同连接到管脚 3; PMOS管 710的漏极、 PMOS管 711的栅极和 NMOS管 813的漏极连接在一起； PMOS管 710的栅极、 PMOS管 711的漏极和 NMOS管 814的漏极连接在一起，并共同连接到 NMOS管 802的栅极。 NMOS管 813的源极和衬底、 NMOS管 814的源极和衬底接地 109; NMOS管 813的栅极与反相器 181的输入端连接在一起，并共同连接到逻辑控制电路 106; NMOS管 814的栅极与反相器 181的输出端相连。反相器 181的电源输入端连接到管脚 4，由电源管理电路 104供电；反相器 181其余的一端接地 109。

[163] 图 20所示实施方式的工作原理可描述为：当逻辑控制电路 106输出为低电平吋， NMOS管 813截止，反相器 181输出给 NMOS管 814的逻辑电平为高电平，则 NM OS管 814导通，从而使得发火控制电路 105的控制信号输入端和 PMOS管 710的栅极处于强下拉状态，？^108管710处于导通状态， PMOS管 711的栅极和源极处于短路状态，则 PMOS管 711处于截止状态。当逻辑控制电路 106输出为高电平吋， NMOS管 813导通，则 PMOS管 711的栅极为低电平状态， PMOS管 711导通；同吋，反相器 181输出给 NMOS管 814的逻辑电平为低电平，则 NMOS管 814截止，从而使得发火控制电路 105的控制信号输入端、 PMOS管 710的栅极、以及管脚 3上的电压相同， PMOS管 710处于截止状态。

[164] 作为图 17所示需供电方可工作的发火驱动电路 1201的第二种实施方案，如图 21 所示，在图 20所示第一种实施方案的基础上，所述发火驱动电路 1201还包含一个 NMOS管 815。该 NMOS管 815的漏极与反相器 181的电源输入端连接在一起，并共同连接到管脚 4，由电源管理电路 104供电； NMOS管 815的源极、 PMOS管 7 10的栅极、 PMOS管 711的漏极和 NMOS管 814的漏极连接在一起，并共同连接到 NMOS管 802的栅极； NMOS管 815的栅极、 NMOS管 813的栅极和反相器 181的输入端连接在一起，并共同连接到逻辑控制电路 106; NMOS管 815的衬底接地 109

[165] 图 21所示实施方式的工作原理可描述为：

当逻辑控制电路 106输出为高电平吋，发火控制电路 105处于点火状态。在点火初期，管脚 3上的电压大于管脚 4上的电压， NMOS管 815处于截止状态。随着起爆电容的放电，当管脚 3上的电压逐渐降低到 PMOS管 711的开启阈值电压附近吋， PMOS管 711的导通电阻将变得较大，同吋， NMOS管 815的源极电压也降到该开启阈值电压附近，则 NMOS管 815导通，从而得以利用电源管理电路 104继续对发火控制电路 105的控制信号进行驱动。作为本发明的第八方面，本发明中的通信接口电路 101进一步包含数据调制模块 210和数据解调模块 211，其中，数据解调模块 211由两个数据解调电路 212构成，如图 26所示。具体连接关系描述如下：

[167] (1) 两个数据解调电路 212分别连接到管脚 1，经由***脚线 201取样信号总线 300上的电压变化信息。两个数据解调电路 212分别连接到逻辑控制电路 106，用于把从信号总线 300上取样到的信息发送给逻辑控制电路 106进行处理。两个数据解调电路 212还共同连接到管脚 4，用于接收电源管理电路 104提供的工作电源，以使得输出给逻辑控制电路 106的信号电平与逻辑控制电路 106的工作电压基本相同。两个数据解调电路 212还共同接地 109。

[168] (2) 数据调制模块 210—端连接逻辑控制电路 106，一端接地 109，其余的两端分别连接到管脚 1。数据调制模块 210用于把逻辑控制电路 106发出的、以高低电平表达的数据信息，转换为该电子***的消耗电流的变化，并通过***脚线 201 加载到信号总线 300上，以发送给起爆设备 400。

[169] 上述数据调制模块 210可包含三个电阻和两个 NMOS管，分别为电阻 313、电阻 314、电阻 315、 NMOS管 816、和 NMOS管 817，如图 27所示。其中，电阻 313为 NMOS管 816和 NMOS管 817的栅极提供下拉驱动，电阻 314和电阻 315用于实现电压变化信息向消耗电流变化信息的转换。 NMOS管 816的漏极和衬底、 NMOS管 8 17的漏极和衬底、和电阻 313的一端接地 109。 NMOS管 816的栅极、 NMOS管 817 的栅极与电阻 313的另一端相连，并共同连接到逻辑控制电路 106。 NMOS管 816 的源极经由电阻 314连接到管脚 1的一部分，进而连接到***脚线 201中的一根， NMOS管 817的源极经由电阻 315连接到管脚 1的另一部分，进而连接到***脚线 2 01中的另一根。

[170] 上述数据调制模块 210实现了以消耗电流的变化的形式把需发送的数据加载到 ***脚线 201上，其工作原理描述为：

[171] (1) 当发送数据 T吋，逻辑控制电路 106输出高电平控制信号，则 NMOS管 816 和 NMOS管 817的栅极电压为高， NMOS管 816和 NMOS管 817导通。此吋，由该电子***引起的信号总线 300上的电流为：总线电压除以电阻 314和 315的阻值之和，该电流为毫安量级。该电流远大于微安量级的电子*** 200的正常工作电流 [172] (2) 当发送数据 Ό'吋，逻辑控制电路 106输出低电平控制信号 NMOS管 816和 Ν MOS管 817的栅极电压为低， NMOS管 816和 NMOS管 817截止，则此吋由该电子 ***引起的总线 300上的电流为电子*** 200的正常工作电流。

[173] 上述数据解调电路 212可包含反相器 182和电阻 316，如图 28所示。反相器 182用于提取经由***脚线 201输入芯片 100的信号总线 300上的数据信息。反相器 182 的一端连接管脚 4，一端接地 109。反相器 182的输入端连接***脚线 201中的一根，并经由电阻 316接地 109。电阻 316用于为反相器 182的输入提供下拉驱动，一方面避免了在信号总线 300由于意外断开吋，反相器 182的输入处于不确定状态；同吋，当总线 300上数据变化吋，为总线 300上残留的电荷提供泄放通路，以提高通信速率。反相器 182的输出端连接到逻辑控制电路 106。

[174] 或者，上述数据解调电路 2121也可包含反相器 182和 NMOS管 818，如图 29所示。反相器 182—端连接管脚四，一端接地 109，其余两端分别为输入端和输出端。 NMOS管 818的源极和衬底接地 109，为反相器 182的输入端提供负反馈；其漏极与反相器 182的输入端连接，并共同连接到***脚线 201的一根； NMOS管 818 的栅极与反相器 182的输出端连接，并共同连接到逻辑控制电路 106。当总线 300 上电压为高吋，反相器 182输出为低， NMOS管 818截止。当总线 300上电压由高到低变化吋，反相器 182的输出电压随之由低到高变化， NMOS管 818的栅极电压也随之由低到高变化。此吋， NMOS管 818由截止区经由可变电阻区进入饱和导通区，逐步泄放总线 300上的残留电荷。而当总线 300由于意外而断开吋，由于 N MOS管 818的存在，可以使反相器 182的输入处于确定的低电平状态。

[175] 图 28和图 29所示实施方式中的反相器 182优选取为施密特反相器，从而使得不论输入反相器的信号的状态切换是否缓慢，即电平转换过渡吋间是否较长，反相器的输出边沿都比较陡峭，其输出的电平转换过渡吋间极短。这就缩短了数据解调电路 212后续处理电路的状态过渡吋间，降低了电子***的功耗。此外，施密特反相器具有良好的抗噪声性能，可以提高电子***接收数据的稳定性。

[176] 作为本发明的第九方面，所述逻辑控制电路 106包含可编程延期模块 281、输入 /输出接口 282、串行通信接口 283、预定标器 284和中央处理器 285，如图 22所示。可编程延期模块 281优选取为一可预置减计数器。具体连接关系描述如下： [177] 1 . 中央处理器 285的一端连接到管脚 4，由电源管理电路 104提供工作所需电源；一端接地 109; —端与可编程延期模块 281、预定标器 284连接，并共同连接到吋钟电路 202，由吋钟电路 202提供工作所需吋钟；中央处理器 285其余的一端通过内部总线 286连接到可编程延期模块 281、输入 /输出接口 282、串行通信接口 28 3、和预定标器 284，中央处理器 285即通过该端设定该四个模块的参数或状态，并控制其工作过程。

[178] 2 . 可编程延期模块 281—端连接发火控制电路 105，一端连接到管脚 4，一端接地 109，一端连接内部总线 286，其余一端与中央处理器 285、预定标器 284连接，并共同连接到吋钟电路 202。可编程延期模块 281用于实现电子***的延期吋间可编程性能，解决***产品的单一性问题。可编程延期模块 281的工作电源由电源管理电路 104提供，工作吋钟（即延期吋钟）由吋钟电路 202提供，延期吋间数据由中央处理器 285通过内部总线 286中的数据总线写入。中央处理器 285还通过内部总线 286中的控制总线对可编程延期模块 281进行控制，包括对其初始状态、启动、停止等的控制。当可编程延期模块 281到达计数吋间后，即向发火控制电路 105输出信号，使发火控制电路 105处于点火状态，从而实现***的点火。

[179] 3 . 输入 /输出接口 282—端连接充电控制电路 110，一端连接安全放电电路 108 ，一端连接到管脚 4，一端接地 109，其余一端连接内部总线 286。输入 /输出接口 282的工作电源由电源管理电路 104提供，输出给充电控制电路 110和安全放电电路 108的状态信号由中央处理器 285通过内部总线 286中的控制总线写入，而由充电控制电路 110和安全放电电路 108输入的状态信号由中央处理器 285通过内部总线 286中的控制总线读取。

[180] 4. 串行通信接口 283—端连接通信接口电路 101，一端连接到管脚 4，一端接地 109，一端连接预定标器 284，其余一端连接内部总线 286。串行通信接口 283用于接收由电子***外部的起爆设备 400发送来的数据信息，其工作电源由电源管理电路 104提供。串行通信接口 283通过通信接口电路 101与电子***外部的起爆设备 400进行数据交互，并通过内部总线 286同中央处理器 285进行数据交换。 [181] 5 . 预定标器 284—端连接管脚 4，一端接地 109，一端连接串行通信接口 283，一端连接内部总线 286，其余一端与中央处理器 285、可编程延期模块 281连接，并共同连接到吋钟电路 202。预定标器 284向串行通信接口 283提供接收 /发送数据的工作吋钟和相位，控制串行通信接口 283的通信波特率和釆样相位。预定标器 284的工作电源由电源管理电路 104提供，工作吋钟由吋钟电路 202提供，通信波特率设定数据由中央处理器 285通过内部总线 286中的数据总线写入，釆样相位由中央处理器 285通过内部总线 286中的控制总线控制。

[182] 在本发明电子***控制芯片 100中，可编程延期模块 281优选取为一可预置减计数器。

[183] 本发明还提供了上述电子***控制芯片 100的控制流程，如图 23，包含以下步骤：

[184] 第一步，初始化可编程延期模块 281，即中央处理器 285通过内部总线 286向可编程延期模块 281发送控制信号，使可编程延期模块 281输出一个信号，使得发火控制电路 105断开，处于禁止点火状态。

[185] 第二步，中央处理器 285读取非易失性存储器 107中存储的电子***身份代码。

[186] 第三步，初始化预定标器 284，即中央处理器 285向预定标器 284中写入预设的吋钟电路 202的吋钟个数，以控制串行通信接口 283的通信波特率和釆样相位。

[187] 第四步，中央处理器 285等待接收电子***外部的起爆设备 400发出的指令：若接收到写延期吋间指令，则继续进行第五步；若接收到点火指令，则继续进行第六步。

[188] 第五步，执行写延期吋间进程。然后返回第四步。

[189] 第六步，执行点火进程。然后结束本控制流程。

[190] 其中，写延期吋间进程按照以下步骤进行，如图 24:

[191] 步骤一，中央处理器 285依据写延期吋间指令中的***的身份代码，判断是否对本***设定延期吋间：

[192] 步骤二，中央处理器 285将写延期吋间指令中的延期吋间数据写入可编程延期模块 281。

[193] 步骤三，电子***向其外部的设备发送写延期吋间完毕信号。然后结束本写延期吋间进程。

[194] 其中，点火进程按照以下步骤进行，如图 25:

[195] 步骤 A，中央处理器 285向可编程延期模块 281发送控制信号，启动可编程延期模块 281。

[196] 步骤 B，中央处理器 285等待到达延期吋间：若到达延期吋间，则继续进行步骤 C; 若未到达，则继续等待。

[197] 步骤 C，可编程延期模块 281向发火控制电路 105输出信号，使得发火控制电路 1 05闭合，处于点火状态。结束本点火进程。

[198] 电子***起爆***釆用通信指令的方式，实现对电子***工作状态的控制。电子***按照上述控制流程，在其外部的起爆设备 400发送来的指令的控制下工作：电子***控制芯片 100内部的中央处理器 285经由通信接口电路 101、串行通信接口 283接收写延期吋间指令，即实现了对***延期吋间的现场可编程性能；接收点火指令，即实现了对可编程延期模块 281的控制，从而实现对电子***点火过程的控制。

工业实用性：

[199] 上述电子***控制器电路板上实现对起爆过程的控制的核心部件即为电子*** 控制芯片，目的在于解决普通电***的诸多缺陷，提供一种能实现双线无极性连接、能与电子***外部的起爆设备进行双向通信、 ***内置身份代码、起爆过程可控、延期吋间可在线编程的电子***控制芯片。本发明所述产品能够在工业上实现产业化，产品能够实现发明目的，付诸实际应用，具有优越的技术效果。发明产品的操作方法安全简便，可靠。

Claims

权利要求书

1 . 一种电子***控制芯片，其特征在于：

包含：通信接口电路、整流电桥电路、充电电路、充电控制电路、电源管理电路、发火控制电路、逻辑控制电路、非易失性存储器、复位电路、安全放电电路、和吋钟电路；

所述整流电桥电路的一端连接所述通信接口电路，共同构成一套通向所述芯片外部的管脚一；所述整流电桥电路的另一端通向所述充电电路和所述充电控制电路，向该二者供电；所述整流电桥电路的其余一端接地；所述充电电路，其一端连接所述整流电桥电路；另一端连接所述电源管理电路，该端还通向所述芯片外部以构成一套管脚二；

所述充电控制电路，其一端连接到所述整流电桥电路，一端接地，一端连接到所述逻辑控制电路；所述充电控制电路的还有一端连接到所述安全放电电路，该端还通向所述芯片外部以构成一套管脚三；

所述安全放电电路，其一端连接到所述逻辑控制电路，另一端接地，其余一端在本控制芯片内部连接到所述管脚三上；

所述电源管理电路，其一端在本控制芯片内部连接到所述管脚二，一端接地；所述电源管理电路的其余一端构成所述芯片的电源输出端管脚四，通向所述芯片外；

所述通信接口电路，其一端接地，一端在本控制芯片内部连接所述管脚一，一端通向所述逻辑控制电路，其余的一端在本控制芯片内部连接到所述管脚四；

所述复位电路，其一端接地，一端在本控制芯片内部连接到所述管脚四，其余的一端连接到所述逻辑控制电路；

所述发火控制电路，其一端接地，另一端通向所述芯片外以构成一套管脚五，其余的一端通向所述逻辑控制电路；

所述吋钟电路，其一端在本控制芯片内部连接到所述管脚四，另一端通向所述逻辑控制电路；

所述逻辑控制电路，其一端连接到所述吋钟电路，一端在本控制芯片内部连接所述管脚四，一端接地，一端连接所述非易失性存储器，一端连接所述通信接口电路，一端连接所述复位电路，一端连接所述安全放电电路，一端连接所述充电控制电路，其余一端通向所述发火控制电路；所述非易失性存储器，一端在本控制芯片内部连接所述管脚四，一端连接到所述逻辑控制电路，其余一端接地。

2 . 按照权利要求 1所述的电子***控制芯片，其特征在于：

所述充电电路，包含串联着的电阻一和二极管一，

所述二极管一的阴极连接到所述电源管理电路，并通向本芯片外部构成所述管脚二。

3 . 按照权利要求 1所述的电子***控制芯片，其特征在于：

所述安全放电电路，包含电阻二和 NMOS管一，

所述 NMOS管一的源极和衬底接地，漏极经由所述电阻二连接到所述管脚三，栅极连接到所述逻辑控制电路。

4 . 按照权利要求 1所述的电子***控制芯片，其特征在于：

所述发火控制电路，包含 NMOS管二，所述 NMOS管二的源极和衬底接地

，漏极连接到所述管脚五，栅极连接到所述逻辑控制电路。

5 . 按照权利要求 1所述的电子***控制芯片，其特征在于：

所述充电控制电路，包含电阻三、电阻四、二极管二、 PMOS管一、和 NM

OS管三；

所述 NMOS管三的源极和衬底接地，栅极连接到所述逻辑控制电路，漏极连接到所述 PMOS管一的栅极；

所述 PMOS管一的源极和衬底连接到所述整流电桥电路，其漏极经由所述电阻三和所述二极管二串联连接到所述管脚三；所述二极管二的阴极朝向所述管脚三；所述电阻四跨接在所述 PMOS管一的衬底和所述 NMOS管三的漏极之间。

6 . 按照权利要求 1所述的电子***控制芯片，其特征在于：

所述充电控制电路，包含电阻五、电阻六、二极管三、 PMOS管二、和 NM

OS管四；所述 NMOS管四的源极和衬底接地，栅极连接到所述逻辑控制电路，漏极连接到所述 PMOS管二的栅极；

所述 PMOS管二的源极和衬底经由所述电阻五连接到所述整流电桥电路，漏极经由所述二极管三连接到所述管脚三，所述二极管三的阴极朝向所述管脚三；所述电阻六跨接在所述 PMOS管二的衬底和所述 NMOS管四的漏极之间。

7 . 按照权利要求 2、 3、 5或 6所述的电子***控制芯片，其特征在于：所述电阻一、电阻二、电阻三、电阻四、电阻五、和电阻六的阻值为 1〜10 千欧。

8 . 按照权利要求 1所述的电子***控制芯片，其特征在于：

所述整流电桥电路包含 PMOS管三、 PMOS管四、 NMOS管五、和 NMOS管六；

所述 PMOS管三的漏极和衬底、所述 PMOS管四的漏极和衬底连接在一起，并共同同吋连接到所述充电电路和所述充电控制电路；所述 NMOS管五的源极和衬底、所述 NMOS管六的源极和衬底连接在一起，并同吋接地；所述 PMOS管三的源极、所述 PMOS管四的栅极、所述 NMOS管五的漏极、和所述 NMOS管六的栅极连接在一起，并通向本芯片外部构成所述管脚一的一部分；所述 PMOS管四的源极、所述 PMOS管三的栅极、所述 NMOS管六的漏极、和所述 NMOS管五的栅极连接在一起，并通向本芯片外部构成所述管脚一的另一部分。

9 . 按照权利要求 8所述的电子***控制芯片，其特征在于：

所述整流电桥电路还包含二极管四和二极管五，

所述二极管四和所述二极管五的阳极分别连接到所述管脚一；所述二极管四和所述二极管五的阴极彼此相连，并同吋连接到所述 PMOS管三的漏极和衬底、以及所述 PMOS管四的漏极和衬底。

10 . 按照权利要求 1所述的电子***控制芯片，其特征在于：

所述充电控制电路，其还有一端在本芯片内部连接到所述管脚四，即连接到所述电源管理电路，由所述电源管理电路向该充电控制电路供电。

11 . 按照权利要求 10所述的电子***控制芯片，其特征在于：

所述充电控制电路包含 PMOS管五、 PMOS管六、 PMOS管七、 NMOS管七

、 NMOS管八、和 NMOS管九，以及电阻七和二极管六；

所述 PMOS管五的源极和衬底连接到所述电源管理电路；所述 PMOS管五的栅极、所述 NMOS管七的栅极、和所述 NMOS管八的栅极共同连接到所述逻辑控制电路；所述 PMOS管五的漏极、所述 NMOS管七的漏极、和所述 N

MOS管九的栅极连接在一起；

所述 PMOS管六的源极和衬底、所述 PMOS管七的源极和衬底连接在一起，并共同连接到所述整流电桥电路；所述 PMOS管六的栅极、所述 PMOS管七的漏极、和所述 NMOS管九的漏极共同连接到所述电阻七的一端；所述电阻七的另一端连接所述二极管六的阳极，所述二极管六的阴极在本芯片内部连接到所述管脚三；所述 PMOS管六的漏极、所述 PMOS管七的栅极、和所述 NMOS管八的漏极连接在一起；

所述 NMOS管七的源极和衬底、所述 NMOS管八的源极和衬底、所述 NMO

S管九的源极和衬底共同接地。

12 . 按照权利要求 10所述的电子***控制芯片，其特征在于：

所述充电控制电路包含 PMOS管五、 PMOS管六、 PMOS管七、 NMOS管七

、 NMOS管八、和 NMOS管九，以及电阻七和二极管六；

所述 PMOS管五的源极和衬底连接到所述电源管理电路；所述 PMOS管五的栅极、所述 NMOS管七的栅极、和所述 NMOS管八的栅极共同连接到所述逻辑控制电路；所述 PMOS管五的漏极、所述 NMOS管七的漏极、和所述 N

MOS管九的栅极连接在一起；

所述 PMOS管六的源极和衬底、所述 PMOS管七的衬底、与所述电阻七的一端共同连接到所述整流电桥电路；所述电阻七的另一端连接所述 PMOS管七的源极；所述 PMOS管六的栅极、所述 PMOS管七的漏极、和所述 NMOS 管九的漏极共同连接到所述二极管六的阳极；所述二极管六的阴极在本芯片内部连接到所述管脚三；所述 PMOS管六的漏极、所述 NMOS管八的漏极、和所述 PMOS管七的栅极连接在一起；所述 NMOS管七的源极和衬底、所述 NMOS管八的源极和衬底、所述 NMO

S管九的源极和衬底共同接地。

13 . 按照权利要求 10所述的电子***控制芯片，其特征在于：

所述充电控制电路包含 PMOS管五、 PMOS管六、 PMOS管七、 NMOS管七

、 NMOS管八、和 NMOS管九，以及电阻七和二极管六；

所述 PMOS管五的源极和衬底连接到所述电源管理电路；所述 PMOS管五的栅极、所述 NMOS管七的栅极、和所述 NMOS管八的栅极共同连接到所述逻辑控制电路；所述 PMOS管五的漏极、所述 NMOS管七的漏极、和所述 N

MOS管九的栅极连接在一起；

所述 PMOS管六的源极和衬底、所述 PMOS管七的源极和衬底共同连接到所述电阻七的一端；所述电阻七的另一端连接到所述整流电桥电路；所述 PM OS管六的栅极、所述 PMOS管七的漏极、和所述 NMOS管九的漏极共同连接所述二极管六的阳极；所述二极管六的阴极在本芯片内部连接到所述管脚三；所述 PMOS管六的漏极、所述 NMOS管八的漏极、和所述 PMOS管七的栅极连接在一起；

所述 NMOS管七的源极和衬底、所述 NMOS管八的源极和衬底、所述 NMO

S管九的源极和衬底共同接地。

14 . 按照权利要求 10所述的电子***控制芯片，其特征在于：

所述充电控制电路包含 PMOS管五、 PMOS管六、 PMOS管七、 NMOS管七

、 NMOS管八、和 NMOS管九，以及电阻七、电阻八、电阻九、和二极管六；

所述 PMOS管五的源极和衬底连接到所述电源管理电路；所述 PMOS管五的栅极、所述 NMOS管七的栅极、和所述 NMOS管八的栅极共同连接到所述逻辑控制电路；所述 PMOS管五的漏极、所述 NMOS管七的漏极、和所述 N MOS管九的栅极连接在一起；

所述 PMOS管七的漏极与所述 NMOS管九的漏极共同连接到所述电阻七的一端；所述电阻七的另一端连接所述二极管六的阳极；

所述 PMOS管六的源极和衬底、所述 PMOS管七的源极和衬底共同连接到所述整流电桥电路；所述 PMOS管六的漏极连接到所述电阻八的一端；所述电阻八的另一端与所述 PMOS管七的栅极连接，该端还连接到所述电阻九的一端；所述电阻九的另一端连接所述 NM0S管八的漏极；所述 PMOS管六的栅极与所述二极管六的阴极共同在本芯片内部连接到所述管脚三；所述 NM0S管七的源极和衬底、所述 NMOS管八的源极和衬底、所述 NMO

S管九的源极和衬底共同接地。

15 . 按照权利要求 10所述的电子***控制芯片，其特征在于：

所述充电控制电路包含 PMOS管五、 PMOS管六、 PMOS管七、 NMOS管七

、 NMOS管八、和 NMOS管九，以及电阻七、电阻八、电阻九、和二极管六；

所述 PMOS管五的源极和衬底连接到所述电源管理电路；所述 PMOS管五的栅极、所述 NMOS管七的栅极、和所述 NMOS管八的栅极共同连接到所述逻辑控制电路；所述 PMOS管五的漏极、所述 NMOS管七的漏极、和所述 N MOS管九的栅极连接在一起；

所述 PMOS管六的源极和衬底、所述 PMOS管七的源极和衬底共同连接到所述电阻七的一端；所述电阻七的另一端连接所述整流电桥电路；所述 PMO S管六的漏极连接所述电阻八的一端；所述电阻八的另一端连接所述 PMOS 管七的栅极，该端还同吋连接所述电阻九的一端；所述电阻九的另一端连接到所述 NMOS管八的漏极；所述 PMOS管六的栅极与所述二极管六的阴极共同连接到所述管脚三；

所述 PMOS管七的漏极、所述 NMOS管九的漏极、和所述二极管六的阳极连接在一起；

所述 NMOS管七的源极和衬底、所述 NMOS管八的源极和衬底、所述 NMO

S管九的源极和衬底共同接地。

16 . 按照权利要求 10所述的电子***控制芯片，其特征在于：

所述充电控制电路包含 PMOS管五、 PMOS管六、 PMOS管七、 NMOS管七

、 NMOS管八、和 NMOS管九，以及电阻七、电阻八、电阻九、和二极管所述 PMOS管五的源极和衬底连接到所述电源管理电路；所述 PMOS管五的栅极、所述 NMOS管七的栅极、和所述 NMOS管八的栅极共同连接到所述逻辑控制电路；所述 PMOS管五的漏极、所述 NMOS管七的漏极、和所述 N MOS管九的栅极连接在一起；

所述 PMOS管六的源极和衬底、所述 PMOS管七的衬底、所述电阻七的一端共同连接到所述整流电桥电路；所述电阻七的另一端连接所述 PMOS管七的源极；所述 PMOS管六的栅极与所述二极管六的阴极共同连接到所述管脚三；所述 PMOS管六的漏极连接所述电阻八的一端；所述电阻八的另一端连接所述 PMOS管七的栅极，该端还连接到所述电阻九的一端；所述电阻九的另一端连接到所述 NMOS管八的漏极；

所述 PMOS管七的漏极、所述 NMOS管九的漏极、和所述二极管六的阳极连接在一起；

所述 NMOS管七的源极和衬底、所述 NMOS管八的源极和衬底、所述 NMO

S管九的源极和衬底共同接地。

17 . 按照权利要求 1或者 10所述的电子***控制芯片，其特征在于：所述芯片还包括发火驱动电路，

所述发火驱动电路一端连接所述管脚三，一端接地；所述发火驱动电路通过其余两端串联在所述逻辑控制电路与所述发火控制电路之间。

18 . 按照权利要求 1或者 10所述的电子***控制芯片，其特征在于：所述芯片还包括发火驱动电路，

所述发火驱动电路一端连接所述管脚三，一端连接所述管脚四，一端接地；所述发火驱动电路通过其余两端串联在所述逻辑控制电路与所述发火控制电路之间。

19 . 按照权利要求 17所述的电子***控制芯片，其特征在于：

所述发火驱动电路包含一个 PMOS管八、 NMOS管十、和两个电阻，分别为电阻十和电阻十一，

所述 PMOS管八的源极和衬底与所述电阻十的一端连接在一起，并共同连接到所述管脚三；所述 PMOS管八的栅极、所述电阻十的另一端、和所述 N MOS管十的漏极连接在一起；所述 PMOS管八的漏极与所述电阻十一的一端连接在一起，并共同连接到所述 NM0S管二的栅极；所述电阻十一的另一端接地；所述 NM0S管十的源极和衬底接地，其栅极连接到所述逻辑控制电路。

20 . 按照权利要求 17所述的电子***控制芯片，其特征在于：

所述发火驱动电路包含 PMOS管九、电阻十二、和两个 NM0S管，分别为 N

M0S管十一和 NM0S管十二，

所述 PMOS管九的源极和衬底与所述电阻十二的一端连接在一起，并共同连接到所述管脚三；所述电阻十二的另一端、所述 PMOS管九的栅极、所述 NM0S管十一的漏极、和所述 NM0S管十二的栅极连接在一起；所述 PM OS管九的漏极与所述 NM0S管十二的漏极连接在一起，并共同连接到所述 NM0S管二的栅极；所述 NM0S管十一的源极和衬底、所述 NM0S管十二的源极和衬底接地；所述 NM0S管十一的栅极连接到所述逻辑控制电路。 21 . 按照权利要求 18所述的电子***控制芯片，其特征在于：

所述发火驱动电路包含一个反相器一、两个 PMOS管、和两个 NM0S管，分别为 PMOS管十、 PMOS管十一、 NM0S管十三、和 NM0S管十四，所述 PMOS管十的源极和衬底、所述 PMOS管十一的源极和衬底连接在一起，并共同连接到所述管脚三；所述 PMOS管十的漏极、所述 PMOS管十一的栅极、和所述 NM0S管十三的漏极连接在一起；所述 PMOS管十的栅极、所述 PMOS管十一的漏极、和所述 NM0S管十四的漏极连接在一起，并共同连接到所述 NM0S管二的栅极；

所述 NM0S管十三的源极和衬底、所述 NM0S管十四的源极和衬底接地；所述 NM0S管十三的栅极与所述反相器一的输入端连接在一起，并共同连接到所述逻辑控制电路；所述 NM0S管十四的栅极与所述反相器一的输出端相连；

所述反相器一的电源输入端连接到所述管脚四，由所述电源管理电路供电；所述反相器一其余的一端接地。

22 . 按照权利要求 21所述的电子***控制芯片，其特征在于：所述发火驱动电路还包含一个 NMOS管十五，

所述 NM0S管十五的漏极与所述反相器一的电源输入端连接在一起，并共同连接到所述管脚四，由所述电源管理电路供电；

所述 NMOS管十五的源极、所述 PMOS管十的栅极、所述 PMOS管十一的漏极、和所述 NMOS管十四的漏极连接在一起，并共同连接到所述 NMOS管二的栅极；

所述 NMOS管十五的栅极、所述 NMOS管十三的栅极、和所述反相器一的输入端连接在一起，并共同连接到所述逻辑控制电路；

所述 NMOS管十五的衬底接地。

23 . 按照权利要求 19或 20所述的电子***控制芯片，其特征在于：所述电阻十、电阻十一、和电阻十二的阻值不小于 100千欧。

24 . 按照权利要求 1所述的电子***控制芯片，其特征在于：

所述通信接口电路包含数据调制模块和数据解调模块，所述数据解调模块由两个数据解调电路构成，

两个所述数据解调电路分别连接到一套所述管脚一，两个所述数据解调电路分别连接到所述逻辑控制电路，两个所述数据解调电路共同在本芯片内部连接到所述管脚四，两个所述数据解调电路还共同接地；

所述数据调制模块一端连接所述逻辑控制电路，一端接地，其余的两端分别连接到一套所述管脚一。

25 . 按照权利要求 24所述的电子***控制芯片，其特征在于：

所述数据调制模块包含三个电阻和两个 NMOS管，分别为电阻十三、电阻十四、电阻十五、 NMOS管十六、和 NMOS管十七，

所述 NMOS管十六的漏极和衬底、所述 NMOS管十七的漏极和衬底、以及所述电阻十三的一端接地；所述 NMOS管十六的栅极、所述 NMOS管十七的栅极与所述电阻十三的另一端相连，并共同连接到所述逻辑控制电路；所述 NMOS管十六的源极经由所述电阻十四连接到所述管脚一的一部分，所述 NMOS管十七的源极经由所述电阻十五连接到所述管脚一的另一部分

26 . 按照权利要求 24所述的电子***控制芯片，其特征在于：

所述数据解调电路包含一个反相器二和一个电阻十六，

所述反相器二的一端连接所述管脚四，一端接地；所述反相器二的输入端连接所述管脚一的一部分，并经由所述电阻十六接地；所述反相器二的输出端连接到所述逻辑控制电路。

27 . 按照权利要求 24所述的电子***控制芯片，其特征在于：

所述数据解调电路包含一个反相器二和一个 NMOS管十八，

所述反相器二的一端连接所述管脚四，一端接地，其余两端分别为输入端和输出端；

所述 NMOS管十八的源极和衬底接地；其漏极与所述反相器二的所述输入端连接，并共同连接到所述管脚一的一部分；所述 NMOS管十八的栅极与所述反相器二的所述输出端连接，并共同连接到所述逻辑控制电路。

28 . 按照权利要求 26或 27所述的电子***控制芯片，其特征在于：所述反相器二为施密特反相器。

29 . 按照权利要求 1所述的电子***控制芯片，其特征在于：

所述逻辑控制电路包含可编程延期模块、输入 /输出接口、串行通信接口、预定标器、和中央处理器，

所述中央处理器的一端连接到所述管脚四，一端接地，一端与所述可编程延期模块和所述预定标器连接，并共同连接到所述吋钟电路；所述中央处理器其余的一端通过内部总线连接到所述可编程延期模块、所述输入 /输出接口、所述串行通信接口、和所述预定标器；

所述可编程延期模块一端连接所述发火控制电路，一端连接到所述管脚四，一端接地，一端连接所述内部总线，其余一端与所述中央处理器、所述预定标器连接，并共同连接到所述吋钟电路；

所述输入 /输出接口一端连接所述充电控制电路，一端连接所述安全放电电路，一端连接到所述管脚四，一端接地，其余一端连接所述内部总线；所述串行通信接口一端连接所述通信接口电路，一端连接到所述管脚四，一端接地，一端连接所述预定标器，其余一端连接所述内部总线；所述预定标器一端连接到所述管脚四，一端接地，一端连接所述串行通信接口，一端连接所述内部总线，其余一端与所述中央处理器、所述可编程延期模块连接，并共同连接到所述吋钟电路。

30 . 按照权利要求 29所述的电子***控制芯片，其特征在于：

所述可编程延期模块为一可预置减计数器。

31 . 一种如权利要求 1、 29、 30之一

所述电子***控制芯片的控制流程，其特征在于：

第一步，初始化所述可编程延期模块，即所述中央处理器向所述可编程延期模块发送控制信号，使所述可编程延期模块输出一个信号，使得所述发火控制电路断开，处于禁止点火状态；

第二步，所述中央处理器读取所述非易失性存储器中存储的电子***身份代码；

第三步，初始化所述预定标器，即所述中央处理器向所述预定标器中写入预设的所述吋钟电路的吋钟个数，以控制所述串行通信接口的通信波特率和釆样相位；

第四步，所述中央处理器等待接收所述电子***外部的设备发出的指令：若接收到写延期吋间指令，则继续进行第五步；若接收到点火指令，则继续进行第六步；

第五步，执行写延期吋间进程；然后返回所述第四步；

第六步，执行点火进程；然后结束本控制流程。

32 . 按照权利要求 31所述的控制流程，其特征在于：

所述写延期吋间进程是按照以下步骤进行的，

步骤一，所述中央处理器依据所述写延期吋间指令中的***的身份代码，判断是否对本***设定延期吋间：

若对本***设定延期吋间，则继续进行步骤二；若不对本***设定延期吋间，则结束本写延期吋间进程；

步骤二，所述中央处理器将所述写延期吋间指令中的延期吋间数据写入所述可编程延期模块；步骤三，所述电子***向其外部的设备发送写延期吋间完毕信号；然后综束本写延期吋间进程。

33. 按照权利要求 31所述的控制流程，其特征在于：

所述点火进程是按照以下步骤进行的，

步骤 A，所述中央处理器向所述可编程延期模块发送控制信号，启动所述可编程延期模块；

步骤 B，所述中央处理器等待到达延期吋间，

若到达延期吋间，则继续进行步骤 C; 若未到达，则继续等待；步骤 C，所述可编程延期模块向所述发火控制电路输出信号，使得所述发火控制电路闭合，处于点火状态；结束本点火进程。