CN101989244A - 一种信号转换装置、方法及通信设备 - Google Patents
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Abstract
本发明实施例提供了一种信号转换装置、方法及通信设备。所述包括：LPC总线接口单元、寄存器配置单元、UART单元；所述LPC总线接口单元，用于对来自LPC总线的信号进行协议解析，并通过本地总线输出本地信号，所述本地信号包括控制信号、地址信号及数据信号；所述寄存器配置单元，用于根据所述本地信号配置UART单元的寄存器；所述UART单元的寄存器分配在内存地址空间和I/O地址空间；所述UART单元，用于根据所述本地信号以及配置后的UART单元的寄存器的值将来自所述LPC总线上的数据转换成串口数据后通过UART接口输出或将从所述UART接口接收的串口数据根据所述本地信号输出到所述LPC总线。本发明实施例可以简化对UART单元的寄存器的配置过程。
Description
技术领域
本发明涉及通信领域，具体地涉及一种LPC总线转UART接口的装置、方法及通信设备。
背景技术
串行通信接口协议提供了一种用于数据通信的最简单的标准串行接口，因此在很多设备上都得到了广泛的应用。电子设计工程师在对复杂嵌入式***进行调试时，经常会涉及到人机交互，在人机交互过程中需要利用嵌入式***的串口作为控制台(console)，以便上位机通过串口来控制该嵌入式***，例如通过串口打印信息，因此几乎所有的嵌入式***需要串口。在电信领域的应用中，串口除了用于本地的调试，同时BMC(Baseboard Management Controller，基板管理控制器)也通过串口对嵌入式***进行通讯和控制。
X86架构处理器主要的应用场景为微型计算机、服务器或工作站，并已经开始应用于嵌入式、通信领域，但X86架构处理器厂商已经渐渐不再在南桥(South Bridge)提供UART(Universal Asynchronous Receiver and Transmitter，通用异步收发器)接口，而是利用南桥的LPC总线(Low Pin CountBus，低引脚数总线)连接到超级I/O芯片(Super I/O ASIC)，由其提供微型计算机所需的各种低速接口(例如：并口、串口、软驱、PS2、键盘、鼠标、打印机等…)。
请参阅图1，图1为现有技术一利用超级I/O芯片实现UART通信的硬件连接示意图。如图1所示，对于PC机或嵌入式***，直接通过LPC总线将超级I/O芯片与南桥芯片连接，并通过该超级I/O芯片提供软盘接口、并口、串口、键盘控制器及X-BUS等。但是该超级I/O芯片的管脚多达128个，且体积大。同时该方案还在LPC总线上连接一个带有LPC接口的flash，用于存储整个软件及硬件***的BIOS(Basic input output system，基本输入输出***)。
发明人在实现本发明的过程中，发现现有技术至少存在以下不足：
由于超级I/O芯片的内部实现多种接口(包括UART接口)与LPC总线通信时，对各个接口相关的参数配置需要通过对超级I/O芯片内部的Index Port寄存器和Data Port寄存器进行操作，才能完成配置。在***启动时，如果要使用串口通信，首先需要BIOS对超级I/O芯片内部进行配置，进入超级I/O芯片的配置状态，将对Index Port寄存器和Data Port寄存器进行写操作。只有先将串口接口作为逻辑器件分配给内部总线，然后才能通过访问串口寄存器的I/O地址，并对串口控制器进行读写操作，因此，配置过程比较复杂。
发明内容
本发明实施例提供了一种信号转换装置、方法及通信设备。
一方面，本发明实施例提供了一种信号转换装置，所述装置包括：LPC总线接口单元、寄存器配置单元、UART单元；所述LPC总线接口单元，用于对来自LPC总线的信号进行协议解析，并通过本地总线输出本地信号，所述本地信号包括控制信号、地址信号及数据信号；所述寄存器配置单元，用于根据所述本地信号配置UART单元的寄存器；所述UART单元的寄存器分配在内存地址空间和I/O地址空间；所述UART单元，用于根据所述本地信号以及配置后的UART单元的寄存器的值将来自所述LPC总线上的数据转换成串口数据后通过UART接口输出或将从所述UART接口接收的串口数据根据所述本地信号输出到所述LPC总线。
另一方面，本发明实施例的提供了一种信号转换方法，所述方法包括：对来自LPC总线的信号进行协议解析，并通过本地总线输出本地信号，所述本地信号包括地址信号、数据信号及控制信号；根据所述本地信号配置UART单元的寄存器；所述UART单元的寄存器分配在内存地址空间和I/O地址空间；根据所述本地信号以及配置后的UART单元的寄存器的值将来自所述LPC总线上的数据转换成串口数据后通过UART接口输出，或者将从所述UART接口接收的串口数据根据所述本地信号输出到所述LPC总线。
还一方面，本发明实施例提供了一种通信设备，所述通信设备包括：CPU、南桥、本发明实施例的信号转换装置及***设备；所述CPU用于通过南桥的LPC接口向所述信号转换装置和/或***设备发送信号；所述信号转换装置用于对LPC接口的数据和UART数据进行转换，并将所述CPU发送的信号向所述***设备发送或接收来自所述***设备的信号以向所述CPU反馈。
本发明实施例的装置与方法，通过利用可编程逻辑器件的内部逻辑电路实现了从LPC总线协议到UART串口通信的信号转换功能，避免了使用现有技术中的超级I/O芯片，达到了简化配置、节约成本、节省电路板空间、降低电路复杂度的有益技术效果。
本发明实施例的通信设备，可以将低引脚数LPC总线接口单元解析出的数据通过UART单元发送出去，同时可以读写与该通信设备相连的***设备。
附图说明
图1为现有技术一利用超级I/O芯片实现UART通信的硬件连接图；
图2为本发明实施例1的一种信号转换装置的结构示意图；
图3为本发明实施例1的LPC总线接口单元的状态转换图；
图4为本发明实施例1的UART单元的功能框图；
图5为本发明实施例1的FIFO存储器的接口图；
图6为本发明实施例1的发送子单元的发送工作原理示意图；
图7为本发明实施例1的接收子单元的工作原理示意图；
图8为本发明实施例2的一种信号转换方法的流程示意图；
图9为本发明实施例3一种通信***的结构示意图。
具体实施方式
下面结合附图对本发明实施例作详细阐述，下列示例性描述应当理解为是对本发明权利要求的解释而不是对本发明权利要求的限制。
实施例1：
本发明实施例1提供了一种信号转换装置。本发明实施例1通过以CPLD或FPGA等可编程逻辑器件作为载体，利用上述逻辑器件的内部逻辑资源实现该信号转换装置.从而简化了对该信号转换装置包含的UART单元的相应寄存器的配置过程。
图2为本发明实施例1的一种信号转换装置的结构示意图。如图2所示，本发明实施例1的装置20通过LPC(Low Pin Count，低引脚数)总线与南桥40连接。请参阅图2，本发明实施例1的装置包括：
LPC总线接口单元201、寄存器配置单元202、UART单元203；
所述LPC总线接口单元201，用于对来自LPC总线的信号进行协议解析，并通过本地总线输出本地信号，所述本地信号包括控制信号、地址信号及数据信号；
所述寄存器配置单元202，用于根据所述本地信号配置UART单元203的寄存器；所述UART单元203的寄存器分配在内存地址空间和I/O地址空间；
所述UART单元203，用于根据所述本地信号以及配置后的UART单元的寄存器的值将来自所述LPC总线上的数据转换成串口数据后通过UART接口输出或将从所述UART接口接收的串口数据根据所述本地信号输出到所述LPC总线。
进一步地，所述寄存器配置单元202，还可以用于通过所述本地信号获取寄存器读写方式信息，当所述寄存器读写方式为内存读写时，对分配在内存地址空间的UART单元203的寄存器进行操作；当所述寄存器读写方式为I/O读写时，对对分配在I/O地址空间的UART单元203的寄存器进行操作；
所述寄存器读写方式信息由所述LPC总线接口单元201根据寄存器读写指令判断得出：当所述寄存器读写指令为I/O读写指令时，所述LPC总线接口单元输出寄存器读写方式为I/O读写；当所述寄存器读写指令为内存读写指令时，所述LPC总线接口单元输出寄存器读写方式为内存读写。
进一步地，所述信号转换装置20还可以包括：***存储单元204，用于存储***操作***OS和/或基本输入输出***BIOS；所述***存储单元204与所述LPC总线接口单元201相连，通过接收来自LPC总线接口单元201的所述本地信号，并根据所述本地信号对存储在里面的数据进行读写操作。
进一步地，所述LPC总线接口单元201，还可以用于与至少一个***设备30进行相连，并通过所述本地信号与所述***设备30进行通信。所述***设备包括下列设备中的一个或多个：主备倒换设备、上电复位设备、时钟检测设备、版本查询设备、中断处理设备。
可选地，所述本地总线为Local Bus总线，所述***存储单元为具有LocalBus总线接口的NOR flash。
优选地，所述UART单元203包括：寄存器阵列，用于存储接收到的所述数据信号，或根据所述数据信号对所述寄存器阵列中的至少一寄存器进行配置；第一FIFO存储器，用于存储待发送的数据；第二FIFO存储器，用于存储待读取的数据；发送单元，用于监测所述第一FIFO存储器的状态，当所述状态为有效时读出所述第一FIFO存储器中的待发送的数据，并将所述待发送的数据转换成串行格式后，基于通用异步串行通信协议发送；接收单元，用于接收串行数据，将所述串行数据转换成并行数据后写入到第二FIFO存储器中，并触发所述寄存器阵列中至少一寄存器的状态发生变化。
进一步地，以下将结合图表对本发明实施例1的信号转换装置包含的LPC总线接口单元的功能作详细阐述。
LPC总线，其用于连接南桥(South Bridge)和周边慢速设备，表1提供了LPC总线的各管脚的定义。
表1.LPC总线信号定义表
在本发明实施例1中，LPC总线必须的信号为LAD[3:0]、/LFRAME、/LRESET、LCLK；可选信号中，串行中断信号/SER_IRQ，需要使用。
图3为LPC总线接口单元内部状态机状态转换图。如图3所示，LPC总线接口单元的内部状态机状态转换图描述了LPC总线接口单元的工作原理，这里不赘述，请参考LPC协议文档《Intel Low Pin Count(LPC)InterfaceSpecification》文档编号：251289-001。
表2为LPC“周期形式与方向”(Cycle type&Dir)的第二时钟周期定义表，如表2所示，在LPC协议中，当一帧数据开始后，在第二个时钟周期(Cycle type & Dir)，给出了该帧数据的读写方式：是memory(内存)读写，还是I/O读写。根据这个信息，来确定该帧数据是访问memory(内存)地址空间，还是访问I/O地址空间。
| Bits[3:2] | Bit[1] | Definition(定义) |
| 00 | 0 | I/O Read(I/O读) |
| 00 | 1 | I/O Write(I/O写) |
| 01 | 0 | Memory Read(内存读) |
| 01 | 1 | Memory Write(内存写) |
| 10 | 0 | DMA Read(直接内存访问读) |
| 10 | 1 | DMA Write(直接内存访问写) |
| 11 | x | Reserved(预留) |
表2.LPC“周期形式与方向”(Cycle type & Dir)的第二时钟周期定义表
进一步地，以下将对本发明实施例1的UART单元的功能、结构及工作原理作详细阐述，为了简化描述，相同的元件采用了相同的附图标号。
请参阅图4，图4为本发明实施例1的UART单元的功能框图。如图4所示，本发明实施1的UART单元203包括：
寄存器阵列2031，其可以包括接收缓存寄存器、发送保持寄存器、中断使能寄存器、中断标识寄存器、FIFO控制寄存器、线控制寄存器、Modem控制寄存器、线状态寄存器、Modem状态寄存器、高速缓存寄存器、除数锁存低位寄存器(LSB)及除数锁存高位寄存器(MSB)；
第一FIFO存储器2032及第二FIFO存储器2035，用于缓存待发送或读取的数据；由于LPC总线的速率远大于UART的速率，也为了兼容后续其他设计，本发明实施例在UART单元203内嵌入了一组64*8(FIFO深度*FIFO宽度)的FIFO(First Input First Output，先入先出)存储器，专用于发送数据，另一组16*8(FIFO深度*FIFO宽度)的FIFO存储器，专用于接收数据，两组FIFO存储器分别连接到寄存器阵列2031，并根据寄存器阵列2031的读写控制指令从寄存器阵列2031中读出数据或向寄存器阵列写入数据。
图5为本发明实施例1的FIFO存储器的接口图。如图5所示，CLK管脚为***时钟，RST管脚为***复位信号，当写使能wr_en有效时，每个时钟周期都向FIFO存储器中写入一组数据，当读使能rd_en有效，每个时钟周期都从FIFO存储器中读出一组数据，所以当对FIFO存储器进行读写操作时，只能在一个时钟周期中操作。当FIFO存储器中没有数据时，empty管脚输出高电平；当FIFO存储器中数据满了之后，FULL管脚输出高电平；din为数据输入管脚，dout为数据输出管脚。
发送子单元2033，用于监测第一FIFO存储器2032的状态，当所述状态为有效时，即FULL管脚输出高电平以表示第一FIFO存储器2032已满时，读出所述第一FIFO存储器中的数据，并将所述数据转换成串行格式后，基于通用异步串行通信协议发送。
图6为本发明实施例1的发送子单元的发送工作原理示意图。如图6所示，当FIFO存储器读到数据之后，empty管脚信号为低电平，触发发送子单元去读FIFO存储器，并把读出的数据内容转换成UART通信格式后串行发送，发送完成后，继续监测发送FIFO存储器的状态。
上述发送过程进一步细化为：
步骤S601、LPC总线接口单元解析输出的地址为UART通信单元的发送保持寄存器(THR，Transmit Hold Register)地址(例如该地址可以为0X03F8)；
步骤S602、逻辑监控LPC总线接口单元输出写使能(wr_en)信号；
步骤S603、检测到LPC写使能信号有效时；
步骤S604、将本地总线Local Bus上的数据信息发送(写入)至UART通信单元的上述发送保持寄存器中；
步骤S605、逻辑自动触发发送保持寄存器对第一FIFO存储器进行写操作，以将发送保持寄存器的数据内容写入到第一FIFO存储器中；
步骤S606、监控该第一FIFO存储是否为空，如是，则执行步骤S607，如否，则执行步骤S614；
步骤S607、检测到该第一FIFO存储器的Empty管脚的状态为无效；
当该第一FIFO存储器中被写入数据之后，其empty管脚被置为低电平(无效状态)。
步骤S608、当发送子单元空闲时，则触发发送子单元对该第一FIFO存储器进行读操作，即读取第一FIFO存储器中的数据；
步骤S609、发送子单元保存欲发送数据进入UART转换模式；
步骤S610、发送子单元发送欲发送数据的开始位；
步骤S611、UART线控制寄存器设置帧格式，以使发送子单元将读取的数据转换为串口数据格式后基于通用异步串行通信协议发送；
本发明实施例中的串口数据格式可以包括1位起始位、5-8位的数据位、0-1位奇偶校验位以及1或1.5或2位的停止位。
步骤S612、发送子单元对欲发送数据进行并串格式转换并发送；
步骤S613、发送子单元进行奇偶校验计算并发送相应的奇偶校验位；
步骤S614、发送子单元发送停止位。
本发明实施例接收子单元2034，用于根据所述对应的寄存器的配置参数接收串行数据，并将所述串行数据转换成并行数据后写入到第二FIFO存储器2035中，并触发所述多个寄存器中至少一寄存器的状态发生变化。例如触发中断标识寄存器或线状态寄存器的状态设置发生变化。
图7为本发明实施例1的接收子单元的工作原理示意图。如图7所示，逻辑采用串口波特率16倍的时钟对UART单元203的接收子单元2033的接收端Rx的输入数据进行监测，当RX有低电平输入时，表示监测到该数据帧的开始位，从而进入到UART数据帧的解析状态，并将接收到的数据进行串并转换后存储在第二FIFO存储中，当检测到停止位时，将根据UART通信单元的配置寄存器4037的配置项，将这帧数据的数据位、奇偶校验位及停止位等数据进行检测和存储，并判断是否奇偶校验错误、溢出错识或帧错误，以根据上述判断结果改变线状态寄存器的状态设置。
具体应用中，本发明实施例1的UART单元203还可以包括：中断子单元2036，用于监测所述多个寄存器中至少一寄存器的状态变化，例如监测线状态寄存器的状态变化，以产生中断信号，并将所述中断信号上传到与所述装置相连接的主机，以触发所述主机读取所述待读取的数据，例如可以通过SERIRQ向主机上报中断。
进一步地，以下将对本发明实施例1的寄存器配置单元202的功能及工作原理作详细阐述：
本发明实施例对UART单元的各寄存器既在I/O地址空间分配又在Memory(内存)地址空间分配。本发明实施例1的寄存器配置单元根据UART通信单元包含的寄存器的I/O地址或内存地址，将所述本地信号分配至UART通信单元，并根据所述本地信号配置所述UART单元包含的相应寄存器。
可选地，可以预先在I/O地址空间分配UART单元的各寄存器的地址范围为0X03F8～0X03FF。可选地，还可以预先在Memory(内存)地址空间分配UART单元的各寄存器的地址范围为0X F00003F8～0X F00003FF。
在I/O地址空间，将I/O地址0X03F8共同分配给接收缓存寄存器和发送保持寄存器，并当除数锁存器访问位DLAB＝0时，可以对上述寄存器进行访问。接收缓存寄存器与发送保持寄存器的Bit0～Bit7均为数据位，用于存储数据。
在IO地址空间，将I/O地址0X03F8共同分配给除数锁存低位寄存器和除数锁存高位寄存器，当除数锁存器访问位DLAB＝1时，可以对上述寄存器进行访问，除数锁存低位寄存器的Bit0～Bit7存储的低8位数据和除数高位寄存器的Bit0～Bit7存储的高8位数据用于配置串口通信的波特率。
在I/O地址空间，将I/O地址0X03FB分配给线控制寄存器，其Bit0～Bit1用于配置串口通信的字长度，Bit2用于配置串口通信的停止位的个数，Bit3用于配置串口通信是否奇偶校验使能，Bit4用于配置校验方式为奇校验或偶校验。
在I/O地址空间，将I/O地址0X03FC～0X03FE分别分配给Modem控制寄存器、线状态寄存器和Modem状态寄存器。
在Memory地址空间，不同之处在于，将Memory地址0XF00003F8共同分配给接收缓存寄存器和发送保持寄存器，并当DLAB＝0时，可以对上述寄存器进行访问。将Memory地址0XF00003F8共同分配给除数锁存低位寄存器和除数锁存高位寄存器，并当DLAB＝1时，可以对上述寄存器进行访问。将Memory地址0XF00003FB分配给线控制寄存器。将Memory地址0XF00003FC～0X F00003FE分别分配给Modem控制寄存器、线状态寄存器和Modem状态寄存器。
本发明实施例1的寄存器配置单元，通过接收LPC总线接口单元发送的相关信号，可以对UART通信子单元的各寄存器进行配置，从而可以提供一个完整功能的UART：波特率可设50～450k；1bit开始位；停止位1bit、1.5bit、2bit可设；奇校验、偶校验、无校验可选。而这些设置的功能，以寄存器的形式分配到各个地址。当Host主机需要通过与信号转换装置进行UART通信或设置时，只需对UART单元的相应寄存器的相应的地址进行读写即可。例如可以在I/O地址空间寻址并使用“OUT”和“IN”指令进行操作，操作指令例如可以为：
MOV DX，03F8H；UART THR register
MOV AL，08H；data
OUT DX，AL
也可以在内存地址空间寻址，并直接使用MOV指令进行读写操作，操作指令例如可以为：
MOV AL，byte ptr DS：[UART_THR_ADD]。
进一步地，本发明实施例的信号转换装置还***存储单元，用于存储***操作***OS和/或基本输入输出***BIOS；所述***存储单元与所述LPC总线接口单元相连，通过接收来自LPC总线接口单元的所述本地信号，并根据所述本地信号对存储在里面的数据进行读写操作。可选地，所述本地总线为Local Bus总线，所述***存储单元为具有Local Bus总线接口的NOR flash。
BIOS被分配在FF00_0000～FFFF_FFFF的内存地址空间。当CPU通过南桥的LPC总线访问存放BIOS的NOR flash时，用最高8位的地址线产生flash的片选信号，访问该flash。LPC总线以memory方式访问从设备时，读/写帧中包括了8个地址周期，每个地址周期传送4bit数据，总共传送32位地址数据，其中23、22、21、19位分别对应Device ID(设备标识)的3～0位，地址数据的0～18位对应Local Bus总线地址的0～18位。通过LPC总线接口单元的解析，将来自LPC总线的帧信息转换为flash所需要的Local Bus的读写时序，从而可以对BIOS中存储的数据进行读写操作。
本发明实施例中还通过使用本地总线与***设备进行管理，如使用LocalBus总线对***设备进行管理。当所有***以及flash存储器都使用同一本地总线进行管理时，可以对***进行有效地整合，提高了***简洁度，方便对软件代码进行编写。
综上所述，本发明实施例1的有益技术效果在于：
本发明实施例1通过以CPLD或FPGA等可编程逻辑器件作为载体，利用上述逻辑器件的内部逻辑电路实现LPC总线协议到UART串口通信.从而避免了使用现有技术中的额外的硬件芯片来实现串口功能，从而降低了成本、节省了电路板空间、降低了电路的复杂度与冗余度，简化了对UART串口的配置过程。
本发明实施例1的信号转换装置在进行串口通信之前，可以非常方便地根据LPC总线接口单元解析的本地信号对UART单元的各寄存器进行配置，以便通过配置好的UART单元进行串口通信。本发明实施例1的信号转换装置，由于将UART单元的寄存器既分配在I/O地址空间，又分配在内存(Memory)地址空间，所以无论是I/O访问还是Memory访问，都可以访问到UART单元的各个寄存器。因此，在配置过程中，既可以使用“OUT”、“IN”等指令对编址于I/O地址空间的UART单元的相应寄存器进行配置，也可以使用MOV指令对编址于Memory地址空间的UART单元的相应寄存器进行配置，从而大大简化了对UART单元的各寄存器的配置过程。本发明实施例1可以应用于CISC体系CPU的I/O读写方式和memory读写方式，使得X86架构的CPU可以如同RISC体系CPU的读写一样，访问串口或者其他外部接口与访问内存空间无差异。
本发明实施例使用普通的NOR flash而不是LPC接口的flash来存储BIOS代码。LPC接口的flash是4位或8位位宽的，用普通NOR flash的数据位宽可以设置为16位和32位。使用普通的NOR flash拥有独立的数据总线和地址总线，能快速随机读取，允许***直接从flash中读取代码执行。并且使用NOR flash，可以使用JTAG在线高速升级flash。同时通过将OS flash(操作***flash)与BIOS flash，合并成一片flash中，从而节省了硬件资源。现有技术中采用LPC接口的flash，只能通过LPC的仿真器进行加载，如果直接挂在南桥则不方便实现JTAG(Joint Test Actions Group，联合测试行动组)加载，即使勉强实现了JTAG加载，其加载时间也非常长，例如4Mbit的flash的加载达到数小时，不实用。如果通过本发明实施例的JTAG控制CPLD的管脚来加载NOR flash，就可以实现***在线快速升级，例如在本发明实施例中，4Mbit的flash加载的时间大约是几分钟。
实施例2：
本发明实施例2提供了一种信号转换方法。
图8为本发明实施例2的一种信号转换方法的流程图。如图8所示，所述方法包括：
步骤S801、对来自LPC总线的信号进行协议解析，并通过本地总线输出本地信号，所述本地信号包括地址信号、数据信号及控制信号；
所述本地信号包括地址信号、数据信号及控制信号；所述控制信号包括片选信号、读使能信号及写使能信号。
所述对来自LPC总线的信号进行协议解析的具体过程可以包括：
接收来自LPC总线的帧数据；根据所述帧数据中的寄存器读写标识判断对所述UART单元的寄存器的寄存器读写方式是内存读写还是I/O读写；当所述寄存器读写方式为内存读写时，对分配在内存地址空间的UART单元的寄存器进行访问；当所述寄存器读写方式为I/O读写时，对分配在I/O地址空间的UART单元的寄存器进行访问。
步骤S802、根据所述本地信号配置UART单元的寄存器；所述UART单元的寄存器分配在内存地址空间和I/O地址空间；
所述UART单元的寄存器至少包括下列寄存器中的一个：接收缓存寄存器、发送保持寄存器、中断使能寄存器、中断标识寄存器、FIFO控制寄存器、线控制寄存器、Modem控制寄存器、线状态寄存器、Modem状态寄存器、除数锁存低位寄存器及除数锁存高位寄存器。
需要强调的是，UART单元的各寄存器，既在内存地址空间编址，又在I/O地址空间编址，无论是I/O访问还是Memory访问，都可以访问到UART通信单元的各寄存器。该逻辑既可以应用于CISC(Complex Instructions Set Computer，复杂指令架构计算机)体系CPU的I/O读写方式和memory读写方式，使得X86架构的CPU可以如同RISC(Reduced Instructions Set Computer，精简指令架构计算机)体系CPU的读写一样，访问串口或者其他外部接口与访问内存空间无差异。
所述根据本地信号配置UART单元的寄存器的过程具体可以包括：
配置线控制寄存器的bit0～bit1，以配置串行通信的有效子符长度为5～8bit；配置线控制寄存器的bit2，以配置串行通信的停止位的个数为1bit、1.5bit或2bit；配置线控制寄存器的bit3，以配置串行通信是否有校验；配置线控制寄存器的bit4，以配置采用的校验方式为奇校验或偶校验。配置除数锁存低位寄存器的bit0～bit7及除数锁存高位寄存器的bit8～bit15，以配置串行通信的波特率；以上仅为示例性说明，而不应当理解为对本发明的限制。
步骤S803、根据所述本地信号以及配置后的UART单元的寄存器的值将来自所述LPC总线上的数据转换成串口数据后通过UART接口输出，或者将从所述UART接口接收的串口数据根据所述本地信号输出到所述LPC总线。
上述过程可以进一步细化为：监测存储发送数据的FIFO存储器的状态，当所述状态为有效时，读出所述存储发送数据的FIFO存储器中的待发送的数据，并将所述待发送的数据转换成串行格式，基于通用异步串行通信协议发送；或者，接收串行数据，将所述串行数据转换成并行数据后写入存储待读取数据的FIFO存储器中，并触发相关寄存器状态发生改变，以使得所述并行数据能够输出到所述LPC总线。
进一步地，所述的信号转换方法，还包括：通过所述本地信号与至少一个***设备进行通信。
进一步地，所述的信号转换方法，还包括：接收来自LPC总线的接口的所述本地信号，并通过所述本地信号对存储单元进行读写操作。所述本地总线可以为Local Bus总线或其他总线；所述存储单元为具有Local Bus接口的NOR flash或者与具有其他总线对应接口的flash；当本地总线与flash总线接口不一致时，也可以将两种总线进行转换后对flash进行管理。
本发明实施例2的方法与现有技术的利用超级I/O器件实现LPC转换UART接口的方案相比，简化了对UART单元的相应寄存器的配置过程，并降低硬件成本和电路冗余度；由于对UART单元的各寄存器，既在内存地址空间编址，又在I/O地址空间编址，无论是I/O访问还是Memory访问，都可以访问到UART通信单元的各寄存器，本发明实施例2的方法既可以应用于CISC体系CPU的I/O读写方式和Memory读写方式，使得X86架构的CPU可以如同RISC体系CPU的读写一样，访问UART串口或者其他外部接口与访问内存空间无差异。
本发明实施例2的一种信号转换方法，可以通过CPLD或者FPGA作为载体来实现，以逻辑来实现对来自LPC总线的信号进行协议解读，对LPC协议可裁减或增加，LPC总线协议能支持DMA(Direct Memory Access，直接内存访问)、Memory、firmware HUB等读写方式，可以根据使用的需求进行裁减。
实施例3：
参见图9，本发明实施例3提供了一种通信设备90，所述通信设备包括：CPU901、南桥902、本发明实施例1的信号转换装置903及***设备904；所述CPU901用于通过南桥902的LPC接口向所述信号转换装置903和/或***设备发送信号904；所述信号转换装置903用于对LPC接口的数据和UART数据进行转换，并将所述CPU901发送的信号向所述***设备904发送，或接收来自所述***设备904的信号以向所述CPU901反馈。
本发明实施例3将超级I/O功能和***管理监控功能都利用CPLD来完成，对信号转换装置、NOR flash接口、检测监控等功能进行整合或融合。在不增加器件的前提下，仅利用大约280个逻辑单元资源和最多10个管脚完成串口功能，大大节省了PCB电路板的空间和成本，并且简化了软件对UART串口的配置流程。将串口的功能与***管理功能融合之后，大大提高了单板的简洁度，软件编写更加便利。
本发明实施例3的通信设备能识别LPC总线的读写方式，以对逻辑实现的UART通信单元进行配置。为了便于嵌入式软件编写，本发明实施例3以CPLD为载体提供了一个完整功能的UART串口：其波特率可设为50～450k；1bit开始位；停止位可选为1bit、1.5bit或2bit；奇校验、偶校验或无校验可选。可以采用串行中断的方式，并且中断模块可以根据***需要进行裁减。所有的UART串口寄存器既可以在内存地址空间访问，又可以在I/O地址空间访问。
本发明实施例的通信设备将所述CPU发送的信号向所述***设备发送，或接收来自所述***设备的信号以向所述CPU反馈。所述***设备包括：主备倒换设备、上电复位设备、时钟检测设备、版本查询设备、中断处理设备。以下将以上电复位设备为例，说明本发明实施例的通信设备接收上电复位设备的信号以向CPU反馈的工作过程。本领域技术人员应当理解，下述实例性描述仅用于说明本发明实施例，而非用地限制本发明。
例如：可以预先设定复位模块的复位寄存器地址如下：
当CPU通过南桥控制LPC总线，对内存空间的0xF000，001C地址进行读写时。本地总线输出地址对应到0xF000，001C，信号转换装置中的LPC总线接口单元将数据总线连接到上电复位装置的复位寄存器的输入。当写使能有效时，寄存器锁存数据总线。上电复位装置工作时，其根据复位寄存器的内容，控制***的***设备的复位；当本地总线输出的地址为0xF000，03F8～0xF000，03FF范围之内时，信号转换装置中的LPC总线接口单元将数据总线连接到UART单元的相应寄存器的输入，再根据控制信号的内容，对UART单元进行操作，以使UART通信单元，根据所述本地信号和所述相应寄存器的配置参数，实现数据的串行通信。
本发明实施例3的通信设备的有益技术效果在于：
1、本发明实施例的通信设备，可以将低引脚数LPC总线接口单元解析出的数据通过UART单元发送出去，同时可以读写与该通信设备相连的***设备。
2、使用可编程逻辑器件作为载体，利用CPLD或FPGA内部逻辑电路实现LPC总线协议到UART串口通信功能；
3、UART单元的寄存器，既在内存地址空间分配，又在I/O地址空间分配，无论是I/O访问还是Memory访问，都可以访问到UART模块的寄存器。该逻辑既可以应用于CISC体系CPU的I/O读写方式和memory读写方式，使得X86架构的CPU可以如同RISC体系CPU的读写一样，访问串口或者其他外部接口与访问内存空间无差异。
4、利用逻辑实现LPC信号的协议解读，对LPC协议可裁减，增加，按照使用者需求进行改动。利用逻辑实现，以CPLD或者FPGA作为载体，实现功能可以很灵活，LPC协议能支持DMA、Memory、firmware HUB等读写方式，可以根据使用的需求进行裁减。
以上所揭露的仅为本发明的实施例而已，不能以此来限定本发明之权利范围，因此依本发明权利要求所作的等同变化，仍属本发明所涵盖的范围。
Claims (13)
1.一种信号转换装置，其特征在于，所述信号转换装置包括：LPC总线接口单元、寄存器配置单元、UART单元；
所述LPC总线接口单元，用于对来自LPC总线的信号进行协议解析，并通过本地总线输出本地信号，所述本地信号包括控制信号、地址信号及数据信号；
所述寄存器配置单元，用于根据所述本地信号配置UART单元的寄存器；所述UART单元的寄存器分配在内存地址空间和I/O地址空间；
所述UART单元，用于根据所述本地信号以及配置后的UART单元的寄存器的值将来自所述LPC总线上的数据转换成串口数据后通过UART接口输出或将从所述UART接口接收的串口数据根据所述本地信号输出到所述LPC总线。
2.如权利要求1所述的信号转换装置，其特征在于，所述寄存器配置单元，还用于通过所述本地信号获取寄存器读写方式信息，当所述寄存器读写方式为内存读写时，对分配在内存地址空间的UART单元的寄存器进行操作；当所述寄存器读写方式为I/O读写时，对分配在I/O地址空间的UART单元的寄存器进行操作；
所述寄存器读写方式信息由所述LPC总线接口单元根据寄存器读写指令判断得出：
当所述寄存器读写指令为I/O读写指令时，所述LPC总线接口单元输出寄存器读写方式为I/O读写；
当所述寄存器读写指令为内存读写指令时，所述LPC总线接口单元输出寄存器读写方式为内存读写。
3.如权利要求1所述的信号转换装置，其特征在于，所述信号转换装置还包括：
***存储单元，用于存储***操作***OS和/或基本输入输出***BIOS；所述***存储单元与所述LPC总线接口单元相连，通过接收来自LPC总线接口单元的所述本地信号，并根据所述本地信号对存储在里面的数据进行读写操作。
4.如权利要求1所述的信号转换装置，其特征在于：
所述LPC总线接口单元，还用于与至少一个***设备进行相连，并通过所述本地信号与所述***设备进行通信。
5.如权利要求4所述的信号转换装置，其特征在于：
所述本地总线为Local Bus总线，所述***存储单元为具有Local Bus总线接口的NOR flash。
6.如权利要求1所述的信号转换装置，其特征在于，所述UART单元包括：
寄存器阵列，用于存储接收到的所述数据信号，或根据所述数据信号对所述寄存器阵列中的至少一寄存器进行配置；
第一FIFO存储器，用于存储待发送的数据；
第二FIFO存储器，用于存储待读取的数据；
发送单元，用于监测所述第一FIFO存储器的状态，当所述状态为有效时读出所述第一FIFO存储器中的待发送的数据，并将所述待发送的数据转换成串行格式后，基于通用异步串行通信协议发送；
接收单元，用于接收串行数据，将所述串行数据转换成并行数据后写入到第二FIFO存储器中，并触发所述寄存器阵列中至少一寄存器的状态发生变化。
7.一种信号转换方法，其特征在于，所述信号转换方法包括：
对来自LPC总线的信号进行协议解析，并通过本地总线输出本地信号，所述本地信号包括地址信号、数据信号及控制信号；
根据所述本地信号配置UART单元的寄存器；所述UART单元的寄存器分配在内存地址空间和I/O地址空间；
根据所述本地信号以及配置后的UART单元的寄存器的值将来自所述LPC总线上的数据转换成串口数据后通过UART接口输出，或者将从所述UART接口接收的串口数据根据所述本地信号输出到所述LPC总线。
8.如权利要求7所述的信号转换方法，其特征在于，所述对来自LPC总线的信号进行协议解析的步骤包括：
接收来自LPC总线的帧数据；
根据所述帧数据中的寄存器读写标识判断对所述UART单元的寄存器的寄存器读写方式是内存读写还是I/O读写；
当所述寄存器读写方式为内存读写时，对分配在内存地址空间的UART单元的寄存器进行访问；
当所述寄存器读写方式为I/O读写时，对分配在I/O地址空间的UART单元的寄存器进行访问。
9.如权利要求7所述的信号转换方法，其特征在于，还包括：
通过所述本地信号与至少一个***设备进行通信。
10.如权利要求7所述的信号转换方法，其特征在于，还包括：
接收来自LPC总线的接口的所述本地信号，并通过所述本地信号对存储单元进行读写操作。
11.如权利要求10所述的信号转换方法，其特征在于：
所述本地总线为Local Bus总线；所述存储单元为具有Local Bus接口的NOR flash。
12.如权利要求7所述的信号转换方法，其特征在于，所述根据所述本地信号以及配置后的UART单元寄存器的值将来自所述LPC总线上的数据转换成串口数据后通过UART接口输出，或者将从所述UART接口接收的串口数据根据所述本地信号输出到所述LPC总线的步骤包括：
监测存储发送数据的FIFO存储器的状态，当所述状态为有效时，读出所述存储发送数据的FIFO存储器中的待发送的数据，并将所述待发送的数据转换成串行格式，基于通用异步串行通信协议发送；或者，
接收串行数据，将所述串行数据转换成并行数据后写入存储待读取数据的FIFO存储器中，并触发相关寄存器状态发生改变，以使得所述并行数据能够输出到所述LPC总线。
13.一种通信设备，其特征在于，所述通信设备包括：CPU、南桥、信号转换装置及***设备；
所述CPU用于通过南桥的LPC接口向所述信号转换装置和/或***设备发送信号；
所述信号转换装置为权利要求1-6中任一项权利要求所述的信号转换装置，用于对LPC接口的数据和UART数据进行转换，并将所述CPU发送的信号向所述***设备发送或接收来自所述***设备的信号以向所述CPU反馈。
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