CN1019151B - 用于双母线微机***的延迟高速存贮器写操作启动电路 - Google Patents

Abstract

在-80386/82385微计算机***中，82385对非高速存取存贮器部件提出的定时要求比80386对非高速存取存贮器部件的定时要求严格。本发明按82385的高速存贮器写启动(CWE)信号工作，而当发生读未命中的情况时将这些信号加以延迟。CWE信号的延迟放宽了施加于非高速存取存贮器部件的定时要求。同时又不影响读未命中操作中的等待状态参数。

Description

本发明是关于一具有高速存贮器子***的多母线微型计算机计***，更具体说是关于对其的一种改进，以提高对慢速存贮器部件的容许度，使得在高速存贮器读操作未命中时能不影响等待状态参数。

有关80386的基本信息、它的特性及其在包含有高速存贮器子***的微机***中的应用，在Intel公司的“80386简介”（1986年4月）和“80386硬件参改手册”（1986）中有介绍。82385的特性和运行性能在Intel刊物“82385高性能32位高速存贮器控制器”（1987）中有说明。

在微机***中，也像其他计算机***中一样，运行速度是一个重要指标，大多数情况下均需将它与***成本进行权衡。许多起先被采用来提高大型计算机和小型计算运行速度的特殊措施，现在正引用到微机***中来。其中就包括高速存贮器子***。

采用高速存贮器子***就必然要形成多母线计算机结构。具体点说就是，在一个带有高速存贮器子***的微处理机中，一第一母线（为方便起见称之为CPU本地母线）将该微处理机（例如80386）一高速存贮器控制单元（它可以包含有82385高速存贮器控制器）和一用作高速存贮器的随机存取存贮器相互连接起来。此CPU本地母线可能通过一缓存器连接到另一母线***（为方便称之为***母 线）。其它的部件，例如主存，I/O设备、ROM等，可以直接或间接连接到该***母线上。

采用高速存贮器子***的主要原因在于，通过将所需信息存放在高速存贮器子***中而让处理机按照高速存贮器子***执行读操作来提高存贮器操作速度。高速存贮器子***一般在速度上都优于主存。如果对存贮器的访问能仅限于对高速存贮器子***进行，那么处理机就无需访问***母线，这就大大减轻子***母线的负担，使其能被用来作其他如I/O、DMA等的操作。这是带有高速存贮器子***的微机***的另一优点。

为保持所需执行的各种操作顺序进行，所有操作都被分为许多称作时钟状态的时间单元。在一采用例如说80386处理机和82385一高速存贮器控制器的微机***中，最快的存贮器操作需要两个时钟周期，每一个含两个时钟状态。其他需要大于四个时钟周期的操作被看作是具有一等待状态数，此等待状态数等于该操作所需的时钟周期与最小的两个时钟周期之差（这两时钟周期也被叫做零等待状态）。

因为操作速度是一个重要指标，所以在可行的条件下能保证操作符合于零等待状态操作，自然较之一或二个等待状态的操作要优越，等等。

高速存贮器存取就是一种零等待状态操作的操作型式。

尽管希望尽可能多的存贮器访问操作以高速存贮器子***来处理理，但自然有时也必定要对主存进行访问的。运用高速存贮器子***的一条原则就是，在读未命中的情况下，亦就是说，进行该操作时发现所需信息不在高速存贮器子***中，这时立即将由主存读出的信息写入高速存贮器子***。利用这一原则，在此之后读取该信息就可对 高速存贮器子***进行（除非已被写满），而使得下面的对同一信息的存取就无需再访问主存。

因此，在读未命中的情况下，需进行两个操作：（1）访问主存读取所需信息以便其能为处理机应用;（2）将刚由主存读得的信息写入高速存贮器子***。

82385的技术要求中的一个独特之处就是，在读未命中的情况下，由主存取得的这一欲访问的信息必定在其成为可由处理器应用之前再写入高速存贮器子***。此芯片的制造厂认识到这种情形，并建议采用两种可行的方案之一：即或者选择速度是够快的主存贮器以使得在固定的等待状态操作所需的时间之内完成数据存取并使其能为82385所应用;或者按需要增加额外的等待状态来增大正常所需的操作周期的长度。虽然这两个方案都是可实现的，但第一方案使***成本增加，因为要求能满足对82385所必需的定时技术指标的高速存贮器十分昂贵;而第二方案因要增加一个或更多的等待状态而使任一读未命中的操作都要延长。

因此，本发明的目的就是要消除作这一选择的必须性，以便能改善***对使用较低速度存贮器部件的宽容程度但又不影响读未命中操作的等待状态参数。

本发明为达到上述及其他目的，提出了一种逻辑电路，在发生读操作未命中的情况时有选择地延迟高速存贮器写操作的启动信号。

详细地说、此逻辑电路包含有检测读操作未命中情况的装置。当一***母线读信号（BUSRD）有效时以及一高速存贮器写操作启动信号（CWE）也有效时，即指出为读未命中情况。此逻辑电路还包括一能响应82385所发生的高速存贮器写启动信号（CWE） 输出，用于在检测到读未命作运行情况时延迟该高速存贮器写启动信号作用的装置。

在将加以讨论的本发明的一个具体实施方案中，高速存贮器子***是一两组相联的高速存贮器，即包括有两个存贮器库。82385为每一存贮器库产生各自有效的高速存贮器写启动信号。82385除芯片选择信号（CS0，CS1，CS2及CS3）外还产生一高速存贮器锁存启动信号（CALEN）。

与本发明相适应的该逻辑电路处理这些高速存贮器写启动信号，就是处理存贮器库A和B两者的高速存贮器写启动信号。当检测到一读未命中操作时，两个（高速存贮器写启动）门电路之一单独为高速存贮器写启动信号中起作用的一个（针对库A或库B）所打开。此逻辑电路检测起作用的BUSRD，而且响应该高速存贮器写启动信号中所欲启动哪一个（库A或库B）的特定信号。逻辑电路延迟高速存贮器写启动信号中起作用的一个，并在提供此被选出的延迟后，立即打开门电路中适用于欲写入高速存贮器库的那一个。

本发明的这一逻辑电路还包括有多个缓存器，每一个针对CALEN、CS0、CS1、CS2和CS3中的一个信号，这些信号分别通过各自相应的缓存器连接到高速存贮器子***。

这样，在发生读未命中操作时，相应的写启动信号就被延迟。这些缓存器为CALEN、CS0、CS1、CS2和CS3信号提供相当于由高速存贮器写启动门电路所加入的延迟的等值门延迟。

在高速存贮器写启动信号成为有效的情况下（例如执行与读未命中情况无关的高速存贮的写操作），该逻辑电路自然不会检测到读未命中的情形，因而逻辑电路就不会使高速存贮器写起动信号延迟。但 是，与之连接的门电路仍然对此信号施加门延迟，向缓存器***相应的CALEN、CS0、CS1、CS2和CS3信号加以基本相等的延迟。

因此，本发明的特色是提出一种完善了的80386/82385高速存贮器多母线微机***，此***能有选择地延迟跟随着读未命中后出现的高速存贮器写操作信号，以此来改善对较低速的存贮器部件的容许程度而不致带来对读未命中操作的等待状态参数的不良影响。所说的微机***包含有：

一包括所述82385高速存贮器控制器、一高速存贮器和一将所述82385高速存贮器控制器和所述高速存贮器连接到一80386处理机的本地母线;和

响应因读操作未命中向引起的高速存贮器写的条件来有选择地延迟高速存贮器写启动信号的延迟逻辑装置，所述的延迟逻辑装置包含有：

（a）可编程矩阵逻辑装置，其输入端耦合到所述82385高速存贮器控制器发出的写启动信号，随一母线读信号的发生作用向在一写启动信号端产生被延迟的写启动信号;

（b）一第一逻辑门电路，其第一输入端响应所述82385发生的所述写启动信号，第二输入端与所述写启动信号端相耦合，输出端则连接到所述高速存贮器的一写启动端。

图1为采用本发明的一典型微机***的整体三维视图;

图2为采用本发明的一典型微机***主要部件的明细方块图;

图3为本发明中的82385、高速随机存取存贮器、逻辑电路 和缓存器的明细方块图;

图4为说明82385和80386所需不同定时的时序图;及

图5A-5C说明本发明关于读未命中时高速存贮器的写操作和非读未命中所引起的高速存贮器写操作。

图1所示为一可用于本发明的典型微机***。图中表明，该微机***10由许多互相连接的部件组成。较具体的说，***单元30连接并驱动监视器20（如通常的视频显示器）。***单元30还连接有键盘40和鼠标器50等的输入装置。打印机60之类的输出装置亦可连接到***单元30。最后，***单元30还可能包含有一个或几个磁盘驱动装置，如磁盘驱动器70。如下面将说明的那样，***单元30与例如键盘40和鼠标器50以及I/O装置磁盘驱动器70这样的输入装置相对应提供驱动监视器20和打印机60等输出装置的信号。自然，熟悉本技术领域的人也知道，***单元30还可以连接其他各种普通部件协同工作。按照本发明，包括有一高速存贮器子***的微机***10（下面将作更详细说明）是这样的，即一-CPU本地母线将一处理机、一高速存贮器控制单元和一高速存贮器连接起来，而此CPU本地母线又经由一缓存器与一***母线相耦合。此***母线连接有键盘40、鼠标器50、磁盘驱动单元70、监视器20和打印机60等I/O装置，与之协同工作。此外，根据本发明，***单元30还可包括有一由微通道（TM）母线构成的第三母线，用作***母线和其他（可任选的）I/O装置。存贮器等间的连接。

图2是说明根据本发明组成的典型微机***的各部件单元的高层次方框图。CPU本地母线230（包括数据、地址和控制部分）连 接微处理机225（如80386）、高速存贮器控制单元260（可包含-82385高速存贮器控制器）和随机存取高速存贮器255。CPU本地母线230还连接有一缓存器240。缓存器240本身连接到一也包括有地址、数据和控制部分的***母线250。***母线250由缓存器240延伸到另一缓存器253。

***母线250还连接到一母线控制和定时元件265和一DMA控制器325。一仲裁控制母线340连接母线控制和定时元件265和一中央仲裁元件335。存贮器350也连接到***母线250。存贮器350包括一存贮器控制元件351，一地址多路器352和一数据缓存器353。这些元件和存贮器元件361-364互相连接，如图2中所示。

另一缓存器267连接在***母线250和一平面式母线270之间。此平面母线270分别包括地址、数据和控制部分。沿着此平面母线270连接有各种I/O适配器和其他部件，例如显示适配器275（用于驱动监视器20）、时钟280、辅助随机存取存贮器285、RS232适配器290（用于串行I/O操作）、打印适配器295（可用于驱动打印机60）、定时器300、塑料磁配适配器308（与磁盘驱动装置70协作）、中断控制器310以及ROM315。缓存器253用作***母线250和一任选的特定母线（例如由微通道（TM）括座330表示的微通（TM）母线320）间的接口部件。存贮器331之类的装置可以连接到母线320。

尽管写高速存贮器的数据可取自存贮器350，这样的数据同样也可能由其他的例如设量在微通道（TM）母线上的存贮器得到。

在通常的80386/82385微机***中，用户面前有一个要在与存贮器操作、特别是紧随一读未命中之后的操作相关的两个方案中择一的麻烦问题。

在这样一个***中，当一读操作周期时，微处理机225将地址置于CPU本地母线230的地址部分。高速存贮器控制单元260响应该地址并确定所需信息是否存放在高速存贮器255中。如发现该信息是在高速存贮器255中，就对高速存贮器255地址，高速存贮器即将数据送到CPU本地母线的数据母线上，在此可供微处理机225应用。在所需信息不在高速存贮器255中的情况下，高速存贮制器控制单元260就要启动缓存器240，以便使该地址能由CPU本地母线230传送到***母线250。当所需地址到达***母线250时，它就可作用于存贮器350，并在一取决于存贮器350的特性的必要的时间周期之后，被寻址的数据就出现在***母线250的数据部分。此数根通过缓存器240耦合到CPU本地母线，在此即能为高速存贮器255和微处理机225所用。此信息将被用于欲将其写入的高速存贮器255中，从而在需要同一信息时，无需再次访问存贮器350。类似的操作亦可能发生于或向母线270或任选的特定母线上的存贮器。在任选的特定母线的情况下，地址信息通过缓存器253耦合到任选特定母线上的存贮器。由这种存贮器发出的数据通过缓存器253耦合回到***母线250，再经缓存器240到CPU本地母线。

但是正如已经提到过的，82385的特色是要求，作为一读未命中的结果而取得的信息应当在其为处理机225要求之前被置于CPU本地母线上以便能将其写入高速存贮器255。换句话说， 82385施加于存贮器350或其他存贮器的定时要求要比80386所规定的定时要求更迫切。因此，82385的生产厂建议用户采取下列两个措施之一：

1）选择主存350或其他存贮器中的存贮元件（如元件361-364）具有足够快的速度以满足在指定等待状态下的82385的定时要求;

2）保证因读未命中而引起的两个操作占用一附加等待状态。

如下面将叙述的那样，本发明实际上是通过去消82385规定的严格的定时要求而消除了在两个并不理想的方案中选择一个方案的要求，从而使得对主存350或其他存贮器的定时要求不再成为较之80386处理机的要求更严格。

为实现本发明，高速存贮器控制单元260在82385芯片之后增加了数个选择元件，见图3说明。

图3以方框图型式说明高速存贮器控制单元260的部件和高速存贮器255的细节。具体点说，高速存贮器255直接与CPU本地母线230的数据部分相连，而经由锁存器255L与CPU本地母线230的地址部分相连。

高速存贮器控制单元260包括82385高速存贮器控制器以及逻辑元件261。图3中作出了与高速存贮器写操作有关的82385的那些输出信号。它们包括高速存贮器锁存启动信号（CALEN），由CWEA（对库A）和CWEB（对库B）组成的高速存贮器写启动信号，以及芯片选择信号CS0、CS1、CS2和CS3。

如图3所示，逻辑电路261接受CWEA和CWEB作为其输 入信号，同时还接收两个时钟信号CLK和CLK2（前者的速度正好为后者的一半）以及BUSRD（表示读***母线），BUSRD对发生在***母线250上的操作起作用。任一存贮器（除高速存贮器外）的读操作都在***母线250上（至少部分地）进行。

逻辑电路261响应其输入信号并在适当的条件下产生DCWEA（被延迟的高速存贮器写启动信号A）或DCWEB（被延迟的高速存贮器写启动信号B）。具体说，在CWEA和BUSRD两者成为有效时（因而确实表明为读未命中），在恰当时刻就要产生DCWEA信号。类似地，在CWEB和BUSRD都起作用时，在恰当时刻就产生DCWEB信号。

逻辑电路261输出DCWEA和DCWEB分别供给与之相连的逻辑门263A或263B的一个输入。这两个门电路每一个还接收与之相连的82385输出的相应输入信号，即门263A的另一输入由CWEA提供，同样门263B的另一输入则由CWEB提供。

除逻辑门263A和263B之外，高速存贮器控制单元260还包含有一由缓存元件262a-262e组成的缓存器262，这些缓存元件每一个分别针对信号CALEN、CS0、CS1、CS2和CS3。如图3所示，缓存器262的每一缓存元件都是一个逻辑门电路，它们都分别地总处于启动准备状态（只要其一输入端接以合适的电位）。这些延存元件的另一输入来自82385的相应输出。缓存元件262a的输出输入到锁存器255L作为其控制输入。缓存元件262b-262e的输出作为CS0-CS3直接输入到高速存贮器255。

在说明图3中各部件的操作之前，引用图4来谈谈对应的时序。

图4作出了三个时序图。每一个图均以***母线开始操作为起点，即为BUSRD成为有效时开始。标有80386的这条线表明，以一读未命中起始后的时间MT₁处，由存贮器输出的数据生效。时间MT₁是根据80386的要求对存贮器可给予的定时容差。

在图4中标有82385的这条线上，说明了82385所提出的定时要求。具体说，82385的产生信号CWEA和CWEB要保证在时间MT₂之前存贮器能送出有效的数据，也就是说要在80386提出要求有效数据之前。这样，图4就表明了82385较之对定时要求较宽的（MT₁）80386来，定时要求较严格（MT2）。

图4还表明了逻辑电路261的作用。具体点说，逻辑电路261的输出DCWEA和/或DCWEB跟踪80386的较宽路的定时要求。更具体一点说就是，DCWEA和/或DCWEB相对于CWEA和CWEB缓延迟了一个曾中所示的“延时”。这样，藉助这一延时，在读未命中的情况下，仅仅只有80386的较宽的定时要求是施加于之存贮器350的唯一定时要求。这就使得有可能采用比之原先为在一定的等待状态数之内完成读未命中的操作对82385所要求的部件要便宜的存贮器部件。

逻辑电路261的内部组成实现下列逻辑方程：

/DCWEA：＝/BUSRD    &    /CLK    &    /CWEA

/DCWEB：＝/BUSRD    &    /CLK    &    /CWEB，

式中，算子“&”为逻辑“与”，算子“/”代表负逻辑，其它信号 部分（除BUSRD外）均已作了定义。

图5A-5C有助于解释图3中各组成部分的工作。具体说，图5A说明一典型的CWE信号。此信号具有两个跃变状态：第一下跃态和第二上跃态。高速存贮器255被设计成在CWE信号的上跃态（上升沿）实现写过程，如图5A中所示。

图5B说明读未命中情况下的典型的信号CWE、DCWE和门电路（263A或263B）的输出。第一条线所示为82385所产生的CWE信号。在读未命中的情况下，逻辑单元261产生CWE被延迟了一适当延时的DCWE信号。图5B第三条线（标有GATE）表示相应门电路（263A或263B）的输出。具体说，门263的输出是因CWE的下降沿向产生的一个下降沿信号。当CWE信号作上跃变时（上升沿），此后电路的输出因DCWE输入为低态而保持为低态。只有在DCWE成为高态时这一门电路的输出才成为高态，从而写操作的产生是在DCWE作上跃变的时刻。由图5B第三条线可见，写操作被逻辑单元261作了相对于CWE的上升沿滞后一个延时的延迟。

图5C表明在一个非读未命中所引起的高速存贮器写操作期间的运行情况。图5C第一条线（标有CWE）说明82385产生的CWE信号。因为图5C说明的不是由读未命中所引起的高速存贮器写操作，所以DCWE不出现任何跃变（BUSRD保持不起作用）。这样，门电路（263或263B）的输出即与CWE同步，从而写操作过程就根本不被延迟。

在一实际构成的实施方案中，延时（DELAY）的长度为25毫微秒的数汇级。

下面即对前面已引用了的逻辑方程进行说明。文中所用的符号与它们相对应的意义是：

符号    定义

/    反逻辑

：＝    等于一被登记的项

＝    等于一组合项

&    逻辑“与”

+    逻辑“或”

逻辑方程式

/BUSRD：＝BUSRD    &    BUSCYC365    &    /BADS    &    /（BW/R）    &    CLK    （1）

+    BUSRD    &    /PIPECYCLE385    &    /（BW/R）    &    CLK

+    /BUSRD    &    BREADY

+    /BUSRD    &    /MISS1

+    /BUSRD    &    /CLK

/BUSCYC385：＝BUSCYC385    &    /BADS    &    CLK    （2）

+    BUSCYC385    &    /PIPECYC385    &    CLK

+    BUSCYC385    &    /BT2    &    CLK

+    /BUSCYC385    &    BREADY

+    /BUSCYC385    &    /CLK

/PIPECYC385：＝PIPECYC385    &    /BADS    &    /BUSCYC385    &    CLK    &    /BREADY    （3）

+    PIPECYC385    &    /MISS1    &    BT2    &    /BUSCYC385    &    CLK    &    /BREADY

+    /PIPECYC385    &    /CLK

/MISS1：＝MISS1    &    BUSCYC385    &    CPUNA    &    /BADS    &    /（BW/R）    &    CLK    &    NCA    （4）

+    MISS1    &    /BUSCYC385    &    /BADS    &    /（BW/R）    &    CLK    &    NCA    &    /BREADY

+    /MISS1    &    /CLK

+    /MISS1    &    BREADY

/CPUNA：＝/MISS1    &    CLK    &    CPUNA    &    /NACACHE    （5）

+    /MISS1    &    CLK    &    CPUNA    &    /BREADY    &    /BUSCYC385

+    /CPUNA    &    /CLK

+    /CPUNA    &    /MISS1    &    CLK

+    /CPUNA    &    CLK    &    BREADY

+    /CPUNA    &    BUSCYC385    &    NACACHE    &    CLK

/BT2：＝BUSCYC385    &    PIPECYC385    &    /BADS    &    CLK    &    BT2    （6）

+    BUSCYC385    &    /PIPECYC385    &    BADS    &    CLK    &    NACACHE    &    BT2

+    MISS1    &    /BUSCYC385    &    /BADS    &    /（BW/R）    &    CLK    &    NCA    &    /BREADY

+    /MISS1    &    /BREADY    &    /BUSCYC385    &    CLK

+    /BT2    &    BREADY    &    NACACHE

+    /CLK    &    /BT2

在上述方程式中，下面这些信号在所引用的Intel出版物中有说明或参照：

BADS

BREADY

（BW/R）实际是指BW/R，括号是用来说明整个项为一个信号

CLK

BADS，起作用时指明***母线250上的地址有效。

BREADY为指明由***母线250到CPU本地母线230已就绪的信号。BW/R定义***母线250为写或读。CLK为与处理机225同步的处理机时钟信号。

方程（1）-（6）定义

BT2、

BUSCYC385、

BUSRD、

CPUNA、

MISS1、

PIPECYC385，

所引用的Intel出版物和NCA及NACACHE中，即按照这些被定义的信号来叙述或引用各种信号。

BT2表征***母线250的状态。状态BT2是所引用的Intel出版物中定义的一种状态。

BUSCYC385也表征***母线250的状态。对母线状 态BTI、BT1、BT1P，它为高，而对母线状态BT2、BBT2P和BT2I它为低（这些母线状态也被所引用的Intel出版物中参照）。

/BUSRD在***母线上进行读过程时为有效。

CPUNA是80386允许作流水线操作的信号。

MISS1有效表明此时为在对可进行高速存取的装置作64位读操作处理的双操作周期中的第一操作周期。

PIPECYC385在BT1P时起作用，（BT1P是所引用的Intel出版物中的一个有关的母线状态）。

NCA是由对CPU本地母线230上地址部分进行译码而产生的一个信号，当其为有效时表明为一不可作高速存取的访问过程。是否可作高速存取由一标志部分（A31到A17）和指明那些标志（如果有的话）是指可作高速存取（否则为不可作高速存取）的地址的可予编程的信息来决定。

NACACHE是类似于BNA的一个信号。BNA是***产生的一个要求CPU本地母线230发送下一地址的信号，它是所引用Intel出版物中参照的信号。NACACHE与BNA不同之处仅在于，BNA是针对32K高速存贮器产生的，向NACACHE是为64K高速存贮器产生的。只要高速存贮器是32K，正如该Intel刊物中所引用的，这里所说的NACACHE信号就可以BNA信号来代替。在实际构成的一实施例中，逻辑单元261作成一可编程逻辑矩阵的型式。显然，其他别的逻辑装置也可用来实现同样功能。尽管这里公开了本发明的一个优选实施方案，也应当清楚看到可以对之进行许多不同的改变而不超出应看作 属于本发明的思路领域。对本发明不能根据这里所述的实施例，而应按照所提出的权利要求来理解。

Claims (2)

1、一种微型计算机***，包括一个具有读未命中操作的处理器一个通过CPU本地总线与上述处理器相连的超高速缓冲存贮器子***和一个通过包括上述的本地总线在内的手段与上述的处理器和超高速缓冲存贮器子***相连的主存贮器；上述的超高速缓冲存贮器子***包括一个超高速缓冲存贮控制器和一个超高速缓冲存贮器，以及在上述的读未命中操作期间由上述的处理器和超高速缓冲存贮器子***控制的装置，用于在上述的处理器确定的一个时间内把数据从上述的主存贮器传送到上述的本地总线上，以及从上述的本地总线上传送到上述的处理器中，上述的微型计算机***的特征在于：

与上述超高速缓冲存贮控制器和上述超高速缓冲存贮器相连并对一个写使能信号作出响应的延迟逻辑装置，该写使能信号由上述超高速缓冲存贮控制器产生并在上述确时间前结束，在上述的读未命中操作期间，用于产生一个相对于上述写使能信号延迟了的信号，以生成一个写入上述超高速缓冲存贮器的超高速缓冲存贮器写使能信号，从而在上述确定时间，在上述主存贮器内的数据被转送到上述超高速缓冲存贮器上。

2、一种在读未命中操作之后产生一个延迟了的超高速缓冲存贮器写状态从而提高***对速度较低的存贮器元件的容许程度的微型计算机***，包括：一个包含一个超高速缓冲存贮器子***，一条把上述的超高速缓冲存贮器控制器和超高速缓冲存贮器连至一个处理器的CPH本地总线，一个通过***总线与上述的本地总线相连的主存贮器，以及

在上述的读未命中操作期间由上述的处理器和超高速缓冲存贮器子***所控制的装置，用于在上述处理器确定的一个周期内从上述的主存贮器向上述的本地总线传送数据以及从上述的本地总线向上述的处理器传送数据，上述的微型计算机***的特征在于：

对在上述的读未命中操作期间由上述的超高速缓冲存贮器控制器引起的超高速缓冲存贮器写状态作出响应的延迟逻辑装置，用于延迟超高速缓冲存贮器写使能信号，

上述的延迟逻辑装置包括：

（a）对上述的读未命中操作期间由上述的超高速缓冲存贮器控制器产生的***总线读状态和上述的超高速存贮器控制器的写使能输出端上述超高速缓冲存贮器写使能信号作出响应的装置，用于在一个写使能端产生一个相对于上述的写使能信号延迟了的信号，上述的写使能信号在上述的预定周期之前结束，

（b）一个逻辑门，其第一输入端与上述的超高速缓冲存贮器控制器的上述写使能输出端相连，第二输入端与上述的写使能端相连，其输出端与上述超高速缓冲存贮器的一个写使能输入端相连，上述的逻辑门对上述的超高速缓冲存贮器写使能信号和上述的延迟了的信号作出响应，在上述的超高速缓冲存贮器输入端产生一个延伸到上述的预定时间的超高速缓冲存贮器写使能信号，

（c）用于延迟来自上述的超高速缓冲存贮器控制器的片选信号的传输的缓冲装置，该缓冲装置对于上述的片选信号中的每一个都有一个输入端，对于上述的片选信号中的每一个都有一个输出端，上述缓冲装置的输出与上述的超高速缓冲存贮器的片选端相连，上述的超高速缓冲存贮器写使能信号和上述的经延迟了的片选信号起到在上述的确定时间启动一个超高速缓冲存贮器写状态的作用。

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