CN101895295B

CN101895295B - 采用运算放大器共享的低功耗流水线模数转换器

Info

Publication number: CN101895295B
Application number: CN 201010222534
Authority: CN
Inventors: 任俊彦; 范明俊; 舒光华; 束晨; 许俊; 李宁; 叶凡
Original assignee: Fudan University
Current assignee: Fudan University
Priority date: 2010-07-09
Filing date: 2010-07-09
Publication date: 2013-04-10
Anticipated expiration: 2030-07-09
Also published as: CN101895295A

Abstract

本发明属于集成电路技术领域，具体为一种运算放大器共享的低功耗流水线模数转换器。该模数转换器由无采样保持电路的第一级流水线，第二、三、四级流水线，一级3位全并行模数转换器，共享运算放大器，数字校正电路构成；无采样保持电路的第一级流水线，第二、三、四级流水线，与最后一级的3位全并行模数转换器依次相连，每级流水线得到3位数字输出，经过后级数子校正，得到实际结果；4级流水线只需要2个运算放大器，连续的两级共用一个运算放大器，共产生10位需校正的数据，与最后一级3位全并行模数转换器的3位输出一起经过数字校正电路，得到最后的11位量化输出。本模数转换器实现高速度、低功耗。

Description

采用运算放大器共享的低功耗流水线模数转换器

技术领域

本发明属集成电路技术领域，具体涉及一种采用运算放大器共享技术的低功耗流水线模数转换器。

背景技术

高速度、低功耗模数转换器的设计是如今混合信号***芯片设计中的总体发展趋势，它在数据通信、液晶显示驱动、SOC***、10/100兆以太网等方面都有着广泛的应用。在众多种类的模数转换器电路结构中，流水线结构以其在速度、精度和功耗方面的折衷优势而成为首要选择。

流水线结构的基本思想是把总体的转换精度要求平均分配到每一级，再将每级输出合并成为最终的转换结果。图1是一个传统每级2.5位的流水线结构模数转换器的结构示意图，第一级为采样保持电路，最后一级为3位全并行子模数转换器，中间每一级的结构和功能都相同。每一级流水线都将前一级的输出作为本级子模数转换器的输入，并同时量化出3位的数字信号。每级量化的数字信号一方面作为本级的输出，另一方面作为本级数模转换器(DAC)的输入，使得DAC的输出产生对应于这3位数字信号的模拟信号，然后从本级的输入信号中减去DAC的输出信号，再乘以4倍因子作为本级输出，也即下一级的输入。每级的传输曲线有六个量化阈值电压，分别为正负参考电压的1/8、3/8、5/8倍(±VR/8、±3VR/8、±5VR/8)，通过六个比较器产生3位的数字输出，***每级的余量转移曲线如图2所示。3位输出数据中有1位冗余，这1位冗余数字输出用于校正比较器的输入失调，提高模数转换器的精度。

对于传统的流水线模数转换器，一个采样保持级和后级余量增益流水线级。一般最后一级流水线用全并行模数转换器，除了最后一级，其他每一级流水线都需要一个运算放大器，并且前后两级的运算放大器是交替工作的，它们占据了整个模数转换器的主要功耗。为了减少功耗，可以将流水线中前后两级的运算放大器共享。在两相互不交迭的时钟控制下分别交替地为前后两级工作。不过共享运算放大器会积累电荷，影响精度，增加了设计难度。

发明内容

本发明的目的在于提供一种采用运算放大器共享的低功耗高速流水线模数转换器，以便有效减小现有高速模数转换器的功耗。

本发明设计的流水线模数转换器，由无采样保持电路的第一级流水线1，第二级、第三级、第四级流水线2、3、4，最后一级3位并行子模数转换器5，两个运算放大器6、7，数字校正电路8构成，其结构见图3所示。无采样保持的第一级流水线1与后面的第二级、第三级、第四级流水线2、3、4，最后一级3位并行子模数转换器5，依次相连，每级流水线得到3位数字输出，经过数字校正电路8，得到实际结果；连续的前后两级流水线共享一个运算放大器，即第一级流水线1和第二级流水线2共用运算放大器6，第三级流水线3和第四级流水线4共用运算放大器7。第一级流水线和第二级流水线总共产生5位数字输出，第三级流水线和第四级流水线总共产生5位数字输出，最后一级全并行子模数转换器产生3位数字输出，所有的数字输出经过数字校正电路8处理后产生11位有效的数字输出。

本发明采用无采样保持电路的第一级流水线和前后级运算放大器共享技术，以减小电路的功耗。电路在双相非交叠时钟下工作，在前半周期时钟内，第一级流水线中的子模数转换器和余量增益电路采样当前周期开始时的输入信号，并且它的子模数转换器进行模数转换；而第二级流水线对于上一周期由第一级流水线产生的余量电压进行模数转换，并输出三位数字结果，运算放大器则工作在第二级作为余量增益电路，产生后级待转换的模拟电压；后半周期时钟内，第一级流水线的子模数转换器输出前半周期时钟内模数转换得到的三位数字结果，子数模转换器根据这三位数字结果产生余量电压信号，运算放大器切换到第一级作为余量增益电路，对余量电压信号进行放大并保持，提供给第二级流水线在下一周期处理。图4为时钟产生电路，图5为电路的工作时序示意图，图6是共享运算放大器且不带采样保持的第一级和第二级流水线示意图，图7为用于无采样保持电路的子模数转换器的特殊比较器。

附图说明

图1 传统流水线模数转换器概念的结构框图。

图2 流水线模数转换的转换曲线（2.5位每级）。

图3 本发明中的流水线模数转换器结构图。

图4 本发明中的时钟产生电路。

图5 本发明中电路的工作时序。

图6 本发明中无采样保持的第一级和第二级运放共享的结构。

图7 无采样保持电路中子模数转换器所采用的比较器电路。

图中标号：1~5为第一至第五级子流水线，6~7为共享运算放大器，8为数字校正电路，9，10为第一级和第二级余量增益电路，11~12为共享运算放大器13的开关，13为共享运算放大器，14为无采样保持电路的第一级流水线中的子模数转换器，15为第一级流水线中的子数模转换器，16为第二级流水线的子模数转换器，17为第二级流水线的子数模转换器，18~30为第一级子模数转换器的内部组成部分，其中18~19为采样开关，20~21为采样电容，22~23为比较器，24~25为锁存器，26为解码电路，27~30为电荷重分布开关，31~42为时钟产生器的各子模块，43~47第一至第五级子流水线，48~56为开关，57~60为采样电容，61为前置放大器，62为控制比较器输出结果的锁存器。

具体实施方式

下面结合附图进一步描述本发明。

本发明的流水线模数转换器由无采样保持电路的第一级流水线1，第二、三、四级流水线2~4，全并行三位模数转换器5，共享运算放大器6、7和数字校正电路8构成，其电路框图如图3所示。原始模拟输入电压被第一级流水线采样并转换产生3位数字输出和余量电压，余量电压按照流水线顺序往后级传递，第二、三、四级流水线各产生3位数字输出，最后一级为标准的两位全并行模数转换器，产生3位不带校正的输出；前面各级流水线产生的3位输出中，有一位是冗余量，用以进行数字校正。产生的15位数据通过数字校正电路得到最终的11位转换结果。

整体电路工作在双相非交叠时钟下，时钟产生电路产生稳定、准确的时序保证运算放大器的切换等精细操作。时钟产生电路由时钟缓冲31~32，分频器33~37，时钟产生器38~42构成，产生工作时钟供给流水线43~47使用，其框图如图4所示。两倍于流水线工作频率的外部时钟经过总时钟缓冲器31后分成5路：第一路进入缓冲器32和分频器33后，进入时钟产生器38，生成第一级流水线工作时钟；第二路依次通过分频器34和时钟产生器39，生成第二级流水线的工作时钟；第三路依次通过分频器35和时钟产生器40，生成第三级流水线工作时钟；第四路依次通过分频器36和时钟产生器41，生成第四级流水线工作时钟；第五路依次通过分频器37和时钟产生器42，生成第五级流水线的工作时钟。

时钟产生电路供给的电路工作时序如图5所示，运算放大器共享与前后级切换，流水线模数转换，都在此时序下进行。CK为外部时钟，Q1为偶数级流水线保持时钟，Q2为奇数级流水线保持时钟，Q3为奇数级比较器采样时钟，Q4为奇数级比较器电荷重分布时钟，Q1P为消除开关电荷注入影响而比Q1提早关断的时钟，Q3P为消除开关电荷注入影响而比Q3提早关断的时钟。其中，共享运算放大器的第一级与第二级流水线结构由余量增益电路9~10，共享运算放大器13及其切换开关11~12，无采样保持电路的第一级流水线中的特殊子模数转换器14，第一级流水线中的子数模转换器15，第二级流水线中的子模数转换器16，第二级流水线中的子数模转换器17组成。在用于无采样保持电路的第一级流水线中，特殊子模数转换器14由采样开关18~19，采样电容20~21，比较器22~23，锁存器24~25，解码电路26，电荷重分布开关27~30组成，第一、二级流水线整体结构如图6所示。电路工作如下：Q3为高时，子数模转换器14中的采样开关18~19导通，采样电容20~21,采样输入模拟电压，Q3变低时，停止采样；Q4为高时，电荷重分布开关27~28导通，且比较器23~24工作，Q4变低时，比较器结果被锁存器24~25锁存输出，该输出经过解码电路26产生3位数字结果和子模数转换器15的控制码；Q2为高时，选择开关11导通，运算放大器13 切换到第一级流水线，组成余量增益电路9，同时控制码确定子模数转换器15的输出电压，经过余量增益电路9求得余量并放大4倍，该放大后的电压被第二级流水线的子数模转换器16所采样；Q1为高时，选择开关12导通，运算放大器切换到第一级，子模数转换器16把采样得到的电压转换成3位数字结果并输出，同时产生控制码，该控制码确定子模数转换器17的输出电压，经过余量增益电路10求得余量并放大4倍，该放大后的电压送至第三级流水线处理。

在无采样保持电路的第一级流水线中，子模数转换器中采用的特殊比较器由开关48~56，采样电容57~60，放大器61，锁存器62组成，其结构框图如图7所示。该比较器工作在图5所示的时序下，Q3变高时，由Q3控制的开关48~51和由Q3P控制的开关55、56导通，输入共模电压通过开关55、56与放大器61的输入端连接，并同时连接电容57~60的顶极板，输入信号通过开关48~51输入到电容57~60的底极板上，将电荷存储在电容里；开关55、56比开关48~51提早关断，使得电容的顶极板悬空，这样可以消除MOS开关固有的电荷注入和时钟馈通效应。Q3变低后，Q4有效时，开关48~51、55、56断开，开关53、54导通，正负参考电压分别通过开关53、54接到电容57、60的底极板上；同时放大器61工作，通过设置电容57、59和58、60的比例，即可设置比较器的阈值电压。当Q4变低时，比较器的比较结果被锁存器62锁存输出。

Claims

1.一种运算放大器共享的低功耗流水线模数转换器，其特征在于由无采样保持电路的第一级流水线（1），第二、三、四级流水线（2、3、4），一级3位全并行模数转换器（5），两个共享运算放大器，数字校正电路（8）构成；无采样保持电路的第一级流水线（1），第二、三、四级流水线（2、3、4），与最后一级的3位全并行模数转换器（5）依次相连，每级流水线得到3位数字输出，经过后级数字校正，得到实际结果；连续的两级共用一个共享运算放大器，即第一级流水线（1）和第二级流水线（2）共用一个共享运算放大器，第三级流水线（3）和第四级流水线（4）共用另一个共享运算放大器，共产生10位需校正的数据，与最后一级3位全并行模数转换器（5）的3位输出一起经过数字校正电路（8），得到最后的11位量化输出；

整体电路工作在双相非交叠时钟下，时钟产生电路由第一、第二时钟缓冲器（31~32）和第一、第二、第三、第四、第五分频器（33~37）以及第一、第二、第三、第四、第五时钟产生器（38~42）构成，产生工作时钟供给五级流水线（43~47）使用；两倍于流水线工作频率的外部时钟经过第一时钟缓冲器（31）后分成5路：第一路进入第二时钟缓冲器（32）和第一分频器（33）后，进入第一时钟产生器（38），生成第一级流水线工作时钟；第二路依次通过第二分频器（34）和第二时钟产生器（39），生成第二级流水线的工作时钟；第三路依次通过第三分频器（35）和第三时钟产生器（40），生成第三级流水线工作时钟；第四路依次通过第四分频器（36）和第四时钟产生器（41），生成第四级流水线工作时钟；第五路依次通过第五分频器（37）和第五时钟产生器（42），生成第五级流水线的工作时钟。

2.根据权利要求1所述的模数转换器，其特征在于所述共用一个共享运算放大器的无采样保持电路的第一级流水线与第二级流水线由第一、第二余量增益电路（9、10）、共享运算放大器及其2个切换开关（11、12）、无采样保持电路的第一级流水线中的子模数转换器（14）、第一级流水线中的子数模转换器（15）、第二级流水线中的子模数转换器（16）、第二级流水线中的子数模转换器（17）组成；其中第一级的子模数转换器（14）由2个采样开关（18、19）、2个采样电容（20、21）、2个比较器（22、23）、2个锁存器（24、25）、解码电路（26）和4个电荷重分布开关（27~30）组成；在前半周期时钟内，第一级流水线中的子模数转换器（14）和第一余量增益电路（9）采样当前周期开始时的输入信号，并且子模数转换器（14）进行模数转换；同时第二级流水线对于上一周期由第一级流水线产生的余量电压进行模数转换，并输出三位数字结果，共享运算放大器（13）工作在第二级组成完整的第二余量增益电路（10），产生后级待转换的模拟电压；后半周期时钟内，第一级流水线的子模数转换器（14）输出前半周期时钟内模数转换得到的三位数字结果，子数模转换器（15）根据这三位数字结果产生余量电压信号，共享运算放大器（13）切换到第一余量增益电路（9），对余量电压信号进行放大并保持，提供给第二级流水线在下一周期处理。

3.根据权利要求2所述的模数转换器，其特征在于所述的比较器（22、23）为带采样电容的比较器，由第一开关～第九开关（48~56）、第一采样电容～第四采样电容（57~60）、放大器（61）和锁存器（62）组成；该比较器工作按如下时序工作，奇数级比较器采样时钟（Q3）变高时，由奇数级比较器采样时钟（Q3）控制的第一开关～第四开关（48~51）和由为消除开关电荷注入影响而比奇数级比较器采样时钟（Q3）提早关断的时钟（Q3P）控制的第八开关～第九开关（55、56）导通，输入共模电压通过第八开关～第九开关（55、56）与放大器（61）的输入端连接，并同时连接第一采样电容～第四采样电容（57~60）的顶极板，输入信号通过第一开关～第四开关（48~51）输入到第一采样电容～第四采样电容（57~60）的底极板上，将电荷存储在电容里；第八开关～第九开关（55、56）比第一开关～第四开关（48~51）提早关断，使得电容的顶极板悬空，以消除MOS开关固有的电荷注入和时钟馈通效应；奇数级比较器采样时钟（Q3）变低后，奇数级比较器电荷重分布时钟（Q4）有效时，第一开关～第四开关（48~51）和第八开关～第九开关（55、56）断开，第六开关～第七开关（53、54）导通，正负参考电压分别通过第六开关～第七开关（53、54）接到第一采样电容（57）、第四采样电容（60）的底极板上；同时放大器（61）工作，通过设置第一采样电容（57）、第三采样电容（59）和第二采样电容（58）、第四采样电容（60）的比例，即可设置比较器的阈值电压；当奇数级比较器电荷重分布时钟（Q4）变低时，比较器的比较结果被锁存器（62）锁存输出。