CN101889327A - 具有带易于浮岛形成的台阶式沟槽的电压维持层的功率半导体器件的制造方法 - Google Patents

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Abstract

提供了一种形成功率半导体器件的方法。本方法开始于提供第二导电类型的衬底，然后在衬底上形成电压维持区。电压维持区通过在衬底上沉积第一导电类型的外延层并在外延层中形成至少一个台阶式沟槽而形成。台阶式沟槽具有多个宽度不同的部分，以在其间界定至少一个环形的突部。沿沟槽的多个壁沉积阻挡材料。第二导电类型的掺杂剂经过一层形成于环形突部和所述沟槽底部内表面的阻挡材料被注入外延层的相邻部分。掺杂剂扩散，以在外延层中形成环形的掺杂区和在环形的掺杂区下面形成至少一个其它区。

Description

具有带易于浮岛形成的台阶式沟槽的电压维持层的功率半导体器件的制造方法
相关申请
本申请是于2003年11月13日提交的，序列号为10/712,810，发明名称为“Method for Fabricating a Power Semiconductor Device Having a VoltageSustaining Layer with a Terraced Trench Facilitating Formation of FloatingIslands”(具有带易于浮岛形成的台阶式沟槽的电压维持层的功率半导体器件的制造方法)，现为专利号为7,304,347的美国专利的部分继续申请，该专利号为7,304,347的美国专利是于2001年10月4日提交的，序列号为09/970,758，发明名称为“Method for Fabricating a Power Semiconductor Device Having aVoltage Sustaining Layer with a Terraced Trench Facilitating Formation ofFloating Islands”(具有带易于浮岛形成的台阶式沟槽的电压维持层的功率半导体器件的制造方法”)，现为专利号为6,649,477的美国专利的分案申请，该专利号为6,649,477的美国专利和于2001年10月4日提交的，序列号为09/970,972，发明名称为“Method for Fabricating a Power Semiconductor DeviceHaving a Floating Island Voltage Sustaining Layer”(具有浮岛电压维持层的功率半导体器件的制造方法)，现为专利号为6,465,304的美国专利相关。上述每一个申请在此均作为参考文献被整体引述。
技术领域
本发明总地涉及半导体功率器件，尤其涉及诸如金属氧化物半导体场效应管(MOSFET)的半导体功率器件和使用相反的掺杂材料的浮岛以形成电压维持层的其它功率器件。
背景技术
诸如垂直双扩散金属氧化物半导体(DMOS)、V形槽双扩散金属氧化物半导体(V-groove DMOS)、沟槽双扩散金属氧化物半导体场效应管(DMOSMOSFETs)、绝缘栅双极型晶体管(IGBTs)、二极管和双极晶体管的半导体功率器件被使用在诸如汽车电气***、电源、电机驱动装置和其他功率控制应用中。这些器件要求在关断状态下维持高电压，并在导通状态下伴随着高电流密度，具有低导通电阻或低压降。
图1示出了N沟道功率MOSFET的典型结构。形成于N+掺杂硅衬底102之上的N外延硅层101包含P体区105a和106a以及用于器件中两个MOSFET单元的N+源区107和108。P体区105和106也可以包括深P体区105b和106b。源体电极112延伸跨越外延层101的某些表面部分以接触源区和体区。如图1所示，用于两个单元的N型漏极是由延伸至上半导体表面的N型外延层101的一部分所形成。漏电极位于N+掺杂衬底102的底部。绝缘栅极118包括绝缘层和导电层，例如氧化层和多晶硅层，位于将形成沟道的体之上，并在外延层的漏极部分之上。
如图1所示的传统的MOSFET的导通电阻在很大程度上由外延层101的漂移区电阻决定。因为施加于N+掺杂衬底和P+掺杂深体区之间的反向电压由外延层101维持，外延层101有时也被称为电压维持层。漂移区电阻进而由外延层101的掺杂浓度和厚度决定。然而，为增加器件的击穿电压，必须降低外延层101的掺杂浓度，而同时增加层厚度。图2的曲线显示了传统的每单位面积的导通电阻，其作为传统的MOSFET的击穿电压的函数。遗憾的是，如该曲线所示，器件的导通电阻随着它的击穿电压的增加而迅速增加。当MOSFET将在高电压下，尤其是大于几百伏的电压下操作时，该电阻的迅速增加会出现问题。
图3示出了设计成在高电压下操作并具有减小的导通电阻的MOSFET。该MOSFET公开于在此作为参考文献被整体引述的，Cezac等人的Proceedings of ISPSD，2000年5月，第69-72页和Chen等人的IEEE Transactions on Electron Devices，2000年6月，第47卷第6期，第1280-1285页。该MOSFET与如图1所示的传统的MOSFET相似，除了它包括一系列位于电压维持层301的漂移区的纵向分隔的P掺杂层3101、3102、3103、…310n(所谓的“浮岛”)。浮岛3101、3102、3103、…310n生成比没有浮岛的结构低的电场。较低的电场允许将在外延层中使用较高的掺杂浓度，该外延层部分形成电压维持层301。浮岛生成锯齿形的电场分布，其整体导致以比在传统器件中使用的浓度高的掺杂浓度来获得的一个维持电压。该高掺杂浓度进而生成比没有一个或多个浮岛层的器件具有更低导通电阻的器件。
如图3所示的结构能通过包括多个外延沉积步骤的工艺顺序制造。每一沉积步骤后都随之引入合适的掺杂剂。遗憾的是，外延沉积步骤的执行是昂贵的，所以制造使用多个外延沉积步骤的结构是昂贵的。
因此，期望提供一种诸如图3所示的MOSFET结构的功率半导体器件的制造方法，该方法要求最少数量的外延沉积步骤，以便能更便宜地生产器件。
发明内容
根据本发明，提供了一种形成功率半导体器件的方法。本方法开始于提供第二导电类型的衬底，然后在衬底上形成电压维持区。电压维持区通过在衬底上沉积第一导电类型的外延层，并在外延层中形成至少一个台阶式沟槽而形成。台阶式沟槽具有多个宽度不同的部分，以在其间界定至少一个环形突部。沿沟槽的多个壁沉积阻挡材料。第二导电类型的掺杂剂经过一层形成于环形突部和所述沟槽底部内表面的阻挡材料被注入外延层的相邻部分。掺杂剂扩散以在外延层中形成至少一个环形的掺杂区。也可以形成一个位于环形的掺杂区下面的其它区。填充材料沉积于台阶式沟槽之中，以基本填充沟槽，从而完成电压维持区。在电压维持区上形成至少一个第二导电类型的区以界定其两者之间的结。
通过本发明的方法形成的功率半导体器件可以在由垂直DMOS、V形槽DMOS、沟槽DMOS MOSFET、IGBT、双极晶体管和二极管组成的组中选择。
附图说明
图1示出了传统的功率MOSFET结构的剖视图。
图2示出了每单位面积的导通电阻，其作为传统MOSFET的击穿电压的函数。
图3示出了包括带有位于体区下面的浮岛的电压维持区的MOSFET结构，该结构被设计为在同样的电压下操作，比图1所描述的结构具有更低的每单位面积的导通电阻。
图4示出了包括带浮岛的电压维持区的MOSFET结构，该浮岛位于体区的下面和体区之间。
图5(a)～5(g)示出了一系列用于制造根据本发明构建的电压维持区的示例性工艺步骤。
具体实施方式
图4示出了具有浮岛的功率半导体器件，该浮岛的类型在序列号为[GS158]同时待审美国专利申请中所公开。在该器件中，沟槽被假定为圆环形的，因此浮岛被描述为圆环形状。当然，沟槽可以具有诸如正方形、长方形、六边形，或类似的其他形状，进而决定浮岛的形状。形成于N+硅衬底402之上的N型外延硅层401包含P体区405和用于器件中的两个MOSFET单元的N+源区407。如图所示，P体区405a也可以包括深P体区405b。源体电极412延伸跨越外延层401的某表面部分，以接触源区和体区。用于两个单元的N型漏极由延伸至上半导体表面的N型外延层401的一部分形成。在N+衬底402的底部提供有漏电极。包括氧化层和多晶硅层的绝缘栅电极418位于体的沟道部分和漏极部分之上。一系列浮岛410位于外延硅层401所界定的器件的电压维持区中。当从器件的顶部观察，浮岛排列成阵列。例如，在图4中，“y”方向上，浮岛由参考数字41011、41012、41013、…4101m表示，在“z”方向上，浮岛由参考数字41011、41021、41031、…410m1表示。尽管位于栅极418下面的浮岛410的列可以使用或不使用，当要求器件的几何形状和外延层401的电阻率时，优选为使用它们。
在图4的器件中，诸如行41011、41012、41013、…4101m，浮岛的每个水平行在单独的注入步骤中形成。尽管该制造技术与图3所讨论的已知的制造技术相比，有利地减少了外延沉积步骤所要求的数量，仍然期望通过减少所要求的注入步骤的数量以进一步简化制造工艺。
根据本发明，p型浮岛被构形为一系列同轴设置的环形的突部。在半导体功率器件的电压维持层形成这些浮岛的方法可以大体上如下描述。首先，在用于形成器件的电压维持区的外延层中形成台阶式沟槽。台阶式沟槽由两个或多个同轴设置的在外延层中刻蚀成不同深度的沟槽形成。每个单独的沟槽的直径比位于外延层中更深处的沟槽的直径大。邻近的沟槽在水平面交汇，以界定由邻近的沟槽的直径不同而产生的环形的突部。在同一注入步骤中，在环形的突部和最深的沟槽底部都注入P型掺杂材料。如果愿意，底部沟槽可以继续以形成掺杂剂构成的底部环形圈。注入的材料扩散到位于与突部和沟槽底部直接相邻的以及突部和沟槽底部之下的电压维持区的一部分中。注入的材料因此形成一系列被构造为同轴设置的环形圈的浮岛。最后，这些沟槽由不会对器件特性造成不利影响的材料填充。可以用于填充沟槽的材料的示例性材料包括高电阻性的多晶硅，诸如二氧化硅的电介质，或其他材料以及材料的结合。
本发明的功率半导体器件可以根据如图5(a)～5(f)所示的下面的示例性步骤制造。
首先，在传统N+掺杂的衬底502上生长N型掺杂的外延层501。对于电阻率为5～40欧姆-厘米，400～800伏的器件，外延层1的厚度通常为15～50微米。然后，将电介质层覆盖在外延层501的表面，形成电介质掩膜层，该电介质掩膜层接着以常规方式被曝光和构图，以留下界定沟槽5201位置的掩膜部分。沟槽5201经由掩膜开口，通过反应离子刻蚀进行干法刻蚀，刻蚀到5～15微米的范围内的初始深度。特别地，如果“x”是所期望的浮岛的同等间距排列的水平行的数量，沟槽520最初刻蚀的深度应该大约为位于随后形成的体区的底部和N+掺杂衬底的顶部之间的外延层502的一部分的厚度的1/(x+1)。如果需要，可以使每个沟槽的侧壁变光滑。首先，使用干法化学刻蚀，从沟槽侧壁去除薄的氧化层(通常大约为500～1000埃)，以消除反应离子刻蚀工艺所引起的损伤。然后，在沟槽5201上生长牺牲二氧化硅层。通过缓冲氧化刻蚀或HF刻蚀去除牺牲层，以使生成的沟槽侧壁尽可能地光滑。
在图5(b)中，在沟槽5201中生长二氧化硅层5241。二氧化硅层5241的厚度将决定沟槽5201和随后形成的沟槽之间的直径的差异(由此决定随之生成的环形突部的径向宽度)。从沟槽5201的底部去除氧化层5241。
在图5(c)中，经过沟槽5201的暴露的底部刻蚀第二沟槽5202。在本发明的该实施例中，沟槽5202的厚度与沟槽5201的厚度相同。也就是说，沟槽5202刻蚀的量大约等于位于体区的底部和N+掺杂衬底之间的外延层501的一部分的厚度的1/(x+1)。因此，沟槽5202的底部位于体区的底部之下的2/(x+1)深度之处。
然后，在图5(d)中，第三沟槽5203(在图3(e)和图3(f)中更清楚)可以通过首先在沟槽5202的壁上生长氧化层5242而形成。再一次，二氧化硅层5242的厚度将决定沟槽5202和沟槽5203之间的直径的差异(由此决定随之生成的环形突部的径向宽度)。从沟槽5202的底部去除氧化层5242。该工艺如必要能重复多次，以形成所期望数量的沟槽，进而影响将要形成的环形突部的数量。例如，在图5(d)中，形成了四个沟槽5201～5204(在图3(e)中更清楚)。
在图5(e)中，通过刻蚀去除位于沟槽5201～5204侧壁的氧化材料构成的各种层以界定环形突部5461～5463。然后，在沟槽5201～5204中生长基本均一厚度的氧化层540。氧化层540的厚度应该足够充分，以防止注入的原子经由沟槽的侧壁而进入邻近的硅，然而允许注入的原子穿过位于突部5461～5463和沟槽底部555之上的氧化层540的一部分。
沟槽5201～5204的直径应该选择为使随之生成的环形突部5461～5463和沟槽底部都具有相同的表面面积。以这种方式，当掺杂剂被引入到突部和沟槽底部，每个随之生成的浮岛的水平面将具有相同的总电荷。
然后，在图5(f)中，经过位于突部5461～5463和沟槽底部555之上的氧化层540的一部分注入诸如硼的掺杂剂。掺杂剂的总剂量和注入能量应该选择为使得在随后的扩散步骤执行后，留在外延层501中的掺杂剂的量满足随之生成的器件的击穿要求。执行高温扩散步骤，以纵向地和横向地“推进(driven-in)”注入的掺杂剂，从而界定了同轴设置的浮岛5501～5504。
然后由不会对器件特性造成不利影响的材料填充由单独的沟槽5201～5204组成的台阶式沟槽。示例性的材料包括但不限于，热生长的二氧化硅、诸如二氧化硅的沉积电介质、氮化硅，或由这些材料或其他材料形成的热生长层和沉积层的结合。最后，如图5(f)所示，平坦化该结构的表面。图5(g)示出了图5(f)的结构，只是沟槽底部进一步被刻蚀，以形成掺杂剂构成的底部环形圈。
导致如图5(f)和图5(g)所描述的结构的前述的处理步骤的顺序提供带一系列环形浮岛的电压维持层，在该些浮岛上能制造多个不同的功率半导体器件中的任意一个。如前所述，这些功率半导体器件包括垂直DMOS、V形槽DMOS、沟槽DMOS MOSFETs、IGBTs和其他MOS-栅器件。例如，图4示出了一个可以形成于图5的电压维持区上的MOSFET的例子。应该注意的是，尽管图5示出了单一的台阶式沟槽，本发明涵盖具有单一或多个台阶式沟槽的电压维持区，以形成任意数量的环形浮岛的列。
一旦如图5所示形成电压维持区和浮岛，如图4所示的MOSFET能以下面的方式完成。有源区掩膜形成之后，生长栅氧化物。然后，沉积、掺杂、和氧化多晶硅层。多晶硅层接着被掩膜，以形成栅区。使用传统的掩膜、注入和扩散步骤形成P+掺杂深体区405b。例如，在20到200KeV时，将硼以1×1014到5×1015/cm2的剂量注入P+掺杂深体区的。浅体区405a以相近的方式形成。能量为20到100KeV时，该区的注入剂量为1×1013到5×1014/cm2。
然后，使用光刻胶掩膜工艺，以形成界定源区407的被构图的掩膜层。接着通过注入和扩散工艺形成源区407。例如，可以在20到200KeV时，将浓度通常在2×1015到1.2×1016/cm2的范围内的砷注入源区。注入之后，砷扩散至大约0.5到2.0微米的深度。体区的深度通常大约在1～3微米的范围内，而P+掺杂深体区(如果存在)略微深一些。最后，以常规的方式去除掩膜层。DMOS晶体管以通过刻蚀氧化层，而在前表面上形成接触开口的常规方式完成。还要沉积和掩膜金属化层，以界定源体电极和栅电极。并使用焊盘掩膜(pad mask)以界定焊盘接触。最后，在衬底的底面上形成漏接触层。
应该注意的是，尽管公开了制造功率MOSFET的特定工艺顺序，然而在本发明的范围内还可以使用其他的工艺顺序。例如，可以在界定栅区之前形成深P+掺杂体区。在形成沟槽之前，形成深P+掺杂体区也是可能的。在一些DMOS结构中，P+掺杂深体区可以比P掺杂体区浅，或在一些情况下，甚至可以没有P+掺杂深体区。
应该注意的是，尽管在上面出现的与图5有关的例子中，衬底502和掺杂外延层501具有相同的导电类型，在本发明的其他实施方式中可以形成功率半导体器件，其中，衬底502和掺杂外延层501具有相反的导电类型。
尽管在此具体阐述和描述了各种不同的实施方式，将意识到，对本发明的修改和变化被上述教导所涵盖，并且在不偏离本发明的精神和预期的范围的情况下，在所附的权利要求保护范围内。例如，根据本发明可以提供的功率半导体器件，其各种半导体区的导电性与在此描述的导电性相反。此外，尽管使用垂直DMOS来阐述根据本发明制造器件所要求的示例性步骤，其他DMOSFETs以及其他诸如二极管、双极晶体管、功率JFETs、IGBTs、MCTs、和其他MOS-栅功率器件的功率半导体器件也可以遵从这些教导而制造。

Claims (41)

1.一种形成功率半导体器件的方法，包括步骤：
A.提供第二导电类型的衬底；
B.通过以下步骤在所述衬底上形成电压维持区：
1.在所述衬底上沉积外延层，所述外延层具有第一导电类型；
2.在所述外延层中形成至少一个台阶式沟槽，所述台阶式沟槽具有不同宽度的多个部分，以在其间界定至少一个环形突部；
3.沿所述沟槽的多个壁和底部沉积阻挡材料；
4.将第二导电类型的掺杂剂经过一层形成于所述至少一个环形突部和所述沟槽的底部的内表面的所述阻挡材料，注入所述外延层的多个相邻部分；
5.扩散所述掺杂剂，以形成在所述外延层中的至少一个环形的掺杂区和在所述外延层中的所述环形的掺杂区下面的至少一个其它区；
6.在所述台阶式沟槽中沉积填充材料，以基本填充所述台阶式沟槽；
以及
C.在所述电压维持区之上形成至少一个所述第二导电类型的区，以在其间界定结。
2.如权利要求1所述的方法，其中，形成所述至少一个台阶式沟槽的步骤包括从最大宽度的部分开始，到最小宽度的部分结束，相继刻蚀所述台阶式沟槽的所述多个部分的步骤。
3.如权利要求2所述的方法，其中，所述最小宽度的部分位于使它与所述最大宽度的部分相比，更靠近衬底的所述外延层中的深度。
4.如权利要求1所述的方法，其中，所述台阶式沟槽的所述多个部分相对彼此同轴设置。
5.如权利要求1所述的方法，其中，所述台阶式沟槽的所述多个部分包括至少三个彼此之间宽度不同的部分，以界定至少两个环形突部，并且所述至少一个环形的掺杂区包括至少两个环形的掺杂区。
6.如权利要求4所述的方法，其中，所述台阶式沟槽的所述多个部分包括至少三个彼此之间宽度不同的部分，以界定至少两个环形突部，并且所述至少一个环形的掺杂区包括至少两个环形的掺杂区。
7.如权利要求6所述的方法，其中，形成所述至少一个台阶式沟槽的步骤包括从最大宽度的部分开始，到最小宽度的部分结束，相继刻蚀所述台阶式沟槽的所述至少三个部分的步骤。
8.如权利要求7所述的方法，其中，所述最小宽度的部分位于使它与所述最大宽度的部分相比，更靠近衬底的所述外延层中的深度。
9.如权利要求1所述的方法，其中，步骤(C)进一步包括步骤：
在栅电介质区之上形成栅导体；
在所述外延层中形成第一体区和第二体区，以在其间界定漂移区，所述这些体区具有第二导电类型；
在所述第一体区和第二体区中分别形成所述第一导电类型的第一源区和第二源区。
10.如权利要求1所述的方法，其中，所述阻挡材料是氧化物材料。
11.如权利要求10所述的方法，其中，所述氧化物材料是二氧化硅。
12.如权利要求1所述的方法，其中，所述外延层具有给定的厚度，并还包括以基本等于所述给定的厚度的1/(x+1)的量来刻蚀所述台阶式沟槽的第一部分，其中x等于或大于将在所述电压维持区中形成的环形的掺杂区的规定数量。
13.如权利要求1所述的方法，其中，填充所述沟槽的所述材料是电介质材料。
14.如权利要求13所述的方法，其中，所述电介质材料是二氧化硅。
15.如权利要求13所述的方法，其中，所述电介质材料是氮化硅。
16.如权利要求1所述的方法，其中，所述掺杂剂是硼。
17.如权利要求9所述的方法，其中，所述这些体区包括多个深体区。
18.如权利要求1所述的方法，其中，通过提供用于界定所述多个部分的至少第一部分的掩膜层，并刻蚀所述掩膜层所界定的所述第一部分，形成所述台阶式沟槽。
19.如权利要求18所述的方法，还包括沿所述台阶式沟槽的所述第一部分的多个壁沉积规定厚度的氧化层的步骤。
20.如权利要求19所述的方法，其中，所述氧化层充当第二掩膜层，并还包括经过所述台阶式沟槽的所述第一部分的底面，刻蚀由所述第二掩膜层所界定的所述台阶式沟槽的第二部分的步骤。
21.如权利要求20所述的方法，其中，所述氧化层的所述规定厚度选择为使所述环形突部的表面积和非环形的区彼此基本相等。
22.如权利要求9所述的方法，其中，所述体区是通过将掺杂剂注入和扩散到所述衬底中而形成。
23.如权利要求1所述的方法，其中，所述功率半导体器件从由垂直DMOS、V形槽DMO、沟槽DMOS MOSFET、IGBT和双极晶体管组成的组中选择。
24.根据权利要求1所述的方法制作的功率半导体器件。
25.根据权利要求7所述的方法制作的功率半导体器件。
26.根据权利要求9所述的方法制作的功率半导体器件。
27.一种功率半导体器件，包括：
第二导电类型的衬底；
置于所述衬底上的电压维持区，所述电压维持区包括：
具有第一导电类型的外延层；
位于所述外延层中的至少一个台阶式沟槽，所述台阶式沟槽具有不同宽度的多个部分，以在其间界定至少一个环形突部；
具有第二导电类型的掺杂剂的至少一个环形的掺杂区，所述环形的掺杂区位于所述外延层中，在所述环形突部之下并邻近所述环形突部；
基本填充所述台阶式沟槽的填充材料；和
至少一个所述第二导电的有源区，置于所述电压维持区之上，以在其间界定结。
28.如权利要求27所述的器件，其中，所述台阶式沟槽的所述多个部分包括最小宽度部分和最大宽度部分，所述最小宽度的部分位于使它与最大宽度的部分相比，更靠近衬底的所述外延层中的深度。
29.如权利要求28所述的器件，其中，所述台阶式沟槽的所述多个部分彼此之间同轴设置。
30.如权利要求27所述的器件，其中，所述台阶式沟槽的所述多个部分包括至少三个彼此之间宽度不同的部分，以界定至少两个环形突部，并且所述至少一个环形的掺杂区包括至少两个环形的掺杂区。
31.如权利要求29所述的器件，其中，所述台阶式沟槽的所述多个部分包括至少三个彼此之间宽度不同的部分，以界定至少两个环形突部，并且所述至少一个环形的掺杂区包括至少两个环形的掺杂区。
32.如权利要求27所述的器件，其中，所述外延层具有给定的厚度，并还包括以基本等于所述给定的厚度的1/(x+1)的量来刻蚀所述台阶式沟槽的第一部分的步骤，其中x等于或大于将在所述电压维持区中形成的环形的掺杂区的规定数量。
33.如权利要求27所述的器件，其中，填充所述沟槽的所述材料是电介质材料。
34.如权利要求33所述的器件，其中，所述电介质材料是二氧化硅。
35.如权利要求34所述的器件，其中，所述电介质材料是氮化硅。
36.如权利要求27所述的器件，其中，所述掺杂剂是硼。
37.如权利要求31所述的器件，其中，所述至少两个环形突部的表面积彼此之间基本相等。
38.如权利要求27所述的器件，其中，所述至少一个有源区进一步包括：
栅电介质和设置于所述栅电介质之上的栅导体；
位于所述外延层中的第一体区和第二体区，以在其间界定漂移区，所述这些体区具有第二导电类型；以及
分别位于所述第一体区和第二体区中的所述第一导电类型的第一源区和第二源区。
39.如权利要求38所述的器件，其中，所述这些体区包括多个深体区。
40.如权利要求27所述的器件，其中，所述台阶式沟槽具有圆形的横截面。
41.如权利要求27所述的器件，其中，所述台阶式沟槽具有的横截面的形状从由正方形、长方形、八边形和六边形组成的组中选择。
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