CN100568466C - 具有带易于浮岛形成的台阶式沟槽的电压维持层的功率半导体器件的制造方法 - Google Patents
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Abstract
提供了一种形成功率半导体器件的方法。该方法开始于提供第一导电类型的衬底，并接着在衬底上形成电压维持区。通过在衬底上淀积第一导电类型的外延层和在外延层中形成至少一个台阶式沟槽来形成电压维持区。台阶式沟槽具有多个宽度不同的部分，它们之间限定至少一个环形凸缘。沿着沟槽壁淀积阻挡材料。穿过嵌入环形凸缘和所述沟槽底部的阻挡材料注入第二导电类型的掺杂剂并进到外延层的邻近部分中。掺杂剂扩散在外延层中形成至少一个环形掺杂区和位于环形掺杂区之下至少另一个区。在台阶式沟槽中淀积填充材料以基本上填充沟槽，由此完成电压维持区。在电压维持区上形成至少一个第二导电类型区以在它们之间限定结面。
Description
相关申请
本申请涉及2001年10月4日在美国专利商标局提交的联合未决美国申请09/970,972，名称“Method for Fabricating a PowerSemiconductor Device Having a Floating Island Votage SustainingLayer”。
技术领域
本发明一般涉及半导体功率器件，尤其涉及例如使用相反掺杂材料的浮岛形成电压维持层的MOSFET和其它功率器件的半导体功率器件。
背景技术
半导体功率器件，例如纵向DMOS、V槽DMOS和沟槽DMOSMOSFET、IGBT以及二极管和双极晶体管应用在例如自动电气***、供电***、电动机驱动应用和其它功率控制应用中。虽然在开态(on-state)由于高电流密度而具有低接通电阻或低电压降，在关态(off-state)中这种器件仍需要维持高压。
图1说明N沟道功率MOSFET的一般结构。在N+掺杂硅衬底102上形成的N-外延硅层101包含p体区105a和106a以及用于器件中两个MOSFET单元的N+源区107和108。P体区105和106还可以包括深p体区105b和106b。源体电极112横过外延层101的某些表面部分延伸以接触源区和体区。由在图1中延伸到上半导体表面的N型外延层101部分形成用于两个单元的N型漏。在N+掺杂衬底102的底部提供漏极。包括绝缘和导电层(例如氧化物和多晶硅层)的绝缘栅极118位于将形成沟道的体上和外延层的漏部分上。
图1所示的常规MOSFET的接通电阻很大程度上由外延层101中的漂移区电阻决定。因为由外延层101维持用在N+掺杂衬底和P+掺杂深体区之间的反向电压，外延层101有时还称为电压维持层。相应地，由外延层101的掺杂浓度和厚度决定漂移区电阻。但是，为了增加器件的击穿电压，增加层厚度的同时必须降低外延层101的掺杂浓度。图2中的曲线示出用于常规功率MOSFET作为击穿电压函数的每单位面积的接通电阻。不利的是，如曲线所示，器件的接通电阻随着其击穿电压的增加而快速增加。当MOSFET在较高电压下，特别是在高于几百伏的电压下工作时，电阻的这种快速增加存在问题。
图3示出被设计成在较高电压下工作的带减小的接通电阻的MOSFET。在Cezac等的Proceeding of the ISPSD，2000年5月，69-72页，和Chen等的IEEE Transactions on Electron Devices，2000年6月47卷6期1280-1285页中公开了这种MOSFET，在此通过引用将其全部结合进来。这种MOSFET与图1所示的常规MOSFET相似，不同的是它包括一连串的纵向分隔P掺杂层3101、3102、3103，…310n(所谓的“浮岛”)，其位于电压维持层301的漂移区中。浮岛3101、3102、3103，…310n产生的电场比没有浮岛结构的电场低。较低电场允许在部分形成电压维持层301的外延层中使用较高的掺杂浓度。浮岛产生锯形电场轮廓，其整体导致维持电压层获得比用于常规器件中的浓度高的掺杂浓度。相应地，该较高的掺杂浓度产生器件的接通电阻具有比没有一层或多层浮岛器件的接通电阻低。
用包括多步外延淀积步骤的工序可以制造图3所示的结构，每一步之后引入适当的掺杂剂。不利的是，执行外延淀积步骤非常昂贵，由此制造使用多步外延淀积步骤的结构非常昂贵。
因此，需要提供一种功率半导体器件(例如图3所示的MOSFET结构)的制造方法，该方法需要最少量的外延淀积步骤，以能够较廉价地生产器件。
发明内容
按照本发明，提供一种形成功率半导体器件的方法。该方法开始于提供第一导电类型的衬底，并接着在衬底上形成电压维持区。通过在衬底上淀积第一导电类型的外延层和在外延层中形成至少一个台阶式沟槽形成电压维持区。台阶式沟槽具有多个宽度不同的部分，它们之间限定至少一个环形凸缘。沿着沟槽壁淀积阻挡材料，阻挡材料具有均匀厚度。穿过嵌入(lining)环形凸缘和所述沟槽底部的阻挡材料注入第二导电类型的掺杂剂并进到外延层的邻近部分中。掺杂剂扩散在外延层中形成至少一个环形掺杂区。还可以形成位于环形掺杂区之下的另一个区。在台阶式沟槽中淀积填充材料以基本上填充沟槽，由此完成电压维持区。在电压维持区上形成至少一个第二导电类型区以在它们之间限定结面。其中阻挡材料的均匀厚度防止注入的掺杂剂穿透沟槽的壁，但允许注入的掺杂剂穿透嵌入所述至少一个环形凸缘和所述沟槽底部的阻挡材料的一部分。
由发明方法形成的功率半导体器件可以选自由纵向DMOS、V槽DMOS和沟槽DMOS MOSFET、IGBT、双极晶体管和二极管构成的组。
附图说明
图1示出常规功率MOSFET结构的剖面图。
图2示出用于常规功率MOSFET、作为击穿电压函数的每单位面积的接通电阻。
图3示出包括带有位于体区之下浮岛的电压维持区的MOSFET结构，其被设计成以在相同电压下比与图1所描绘结构的每单位面积接通电阻低的接通电阻工作。
图4示出包括带有在体区之下和之间浮岛的电压维持区的MOSFET结构。
图5(a)-5(g)示出用于制造按照本发明构造的电压维持区的示例工艺步骤顺序。
具体实施方式
图4示出具有在联合未决美国申请[GS158]中公开的浮岛型的功率半导体器件。在该器件中，假定沟槽是圆形的，因此把浮岛描绘成圆环形。当然，沟槽还可以具有其它形状，例如正方形、矩形、六边形等，其相应地决定浮岛的形状。在N+硅衬底402上形成的N型外延硅层401包含P体区405和用于器件中的两个MOSFET单元的N+源区407。如所示的那样，P体区405a还可以包括深P体区405b。源体电极412横过外延层401的某些表面部分延伸以接触源区和体区。由延伸到上半导体表面的N型外延层401部分形成用于两个单元的N型漏。在N+衬底402的底部提供漏极。包括氧化物和多晶硅层的绝缘栅极418位于体的沟道和漏部分上。在由外延硅层401限定的器件电压维持区中设置成串的浮岛410。当从器件的顶部观察时，浮岛被布置成阵列。例如，在图4中，在“y”方向上，由参考标号41011、41012、41013，…4101m代表浮岛，在“z”方向上，由参考标号41011、41021、41031，…410m1代表浮岛。尽管可以应用或不应用位于栅418之下的浮岛列410，当器件的几何尺寸和外延层401的电阻率需要时优选地会应用它们。
在图4中，在分开的注入步骤中形成每行浮岛水平行，例如行41011、41012、41013，…4101m。尽管与连同图3讨论的公知制造技术相比，该制造技术有利地减少了所需的外延淀积步骤量，然而希望通过减少所需注入步骤的数量来进一步简化制造工艺。
按照本发明，p型浮岛被构造成成串共轴设置的环形凸缘。以下一般性介绍了在半导体功率器件的电压维持层中形成这种浮岛的方法。首先，在要形成器件电压维持区的外延层中形成台阶式沟槽。由至少两个共轴设置的沟槽构成台阶式沟槽，该至少两个沟槽在外延层中蚀刻不同深度。每单个沟槽的直径大于位于外延层中较深处沟槽的直径。邻近沟槽在水平面相接以限定环形凸缘，这是由于邻近沟槽直径不同引起的。在单个注入步骤中把P型掺杂剂材料注入到环形凸缘和最深沟槽的底部。如果需要，可以继续底部沟槽以形成掺杂剂的底部环形环。注入的材料扩散到位于直接邻近凸缘和沟槽底部且位于凸缘和沟槽底部之下电压维持区部分。由此，注入的材料形成被构造成共轴设置的环形环的成串浮岛。最后，用不会对器件特性产生不利影响的材料填充沟槽。用于填充沟槽材料的示例材料包括高电阻多晶硅、例如二氧化硅的电介质或其它材料和材料的组合。
按照以下在图5(a)-5(f)中说明的示例步骤制造本发明的功率半导体器件。
首先，在常规N+掺杂衬底502上生长N型掺杂外延层501。对于具有5-40ohm-cm电阻率的400-800V的器件，外延层1一般是15-50微米厚。接着，通过用电介质层覆盖外延层501的表面形成电介质掩模层，接着常规曝光并构图电介质层以保留限定沟槽5201位置的掩模部分。通过反应离子蚀刻穿过掩模开口干法蚀刻沟槽5201到达5-15微米范围的最初深度。具体来说，如果“x”是所需的等间隔水平浮岛行的数量，那么沟槽520应最初蚀刻到位于随后形成的体区底部和N+掺杂衬底顶部之间的外延层502部分厚度的大约1/(x+1)深度。如果需要，使每个沟槽的侧壁变光滑。首先，使用干法化学蚀刻从沟槽侧壁去除氧化物薄层(一般大约500-1000
)以消除由反应离子蚀刻工艺引起的损伤。接着，在沟槽5201上生长牺牲二氧化硅层。通过缓冲氧化物蚀刻或HF蚀刻去除牺牲层以使最终的沟槽侧壁尽可能光滑。
在图5(b)中，在沟槽5201中生长二氧化硅层5241。二氧化硅层5241的厚度决定沟槽5201和随后形成的沟槽之间的直径差异(并由此决定最终环形凸缘的半径宽度)。从沟槽5201的底部去除氧化物层5241。
在图5(c)中，蚀刻第二沟槽5202穿过沟槽5201的暴露底部。在本发明的该实施例中，沟槽5202的厚度与沟槽5201的厚度相同。即沟槽5202蚀刻掉大约等于位于体区底部和N+掺杂衬底之间的外延层501部分厚度的1/(x+1)的量。相应地，沟槽5202的底部位于体区底部之下2/(x+1)处。
接着，在图5(d)中，通过首先在沟槽5202的壁上生长氧化物层5242以形成第三沟槽5203(在图3(e)和3(f)最清楚可见)。二氧化硅层5241的厚度将再次决定沟槽5202和沟槽5203之间的直径差异(并由此决定最终环形凸缘的半径宽度)。从沟槽5202的底部去除氧化物层5242。该工艺重复形成所需沟槽数量需要的那么多次，相应地规定了将形成的环形凸缘数量。例如，在图5(d)中，形成了四个沟槽5201-5204(在图3(e)中更清楚可见)
在图5(e)中，通过蚀刻去除位于沟槽5201-5204侧壁上的各个氧化物材料层以限定环形凸缘5461-5463。接着，在沟槽5201-5204中生长基本上均匀厚度的氧化物层540。氧化物层540的厚度应足够防止注入的原子穿透沟槽侧壁进到邻近的硅中，同时使注入的原子穿透位于凸缘5461-5463和沟槽底部555上的氧化物层540部分。
沟槽5201-5204的直径应选择成使最终的环形凸缘5461-5464和沟槽底部均具有相同的表面积。在这种方法中，当掺杂剂注入到凸缘和沟槽低部中时，每一最终的浮岛水平面将具有相同的总电荷。
接着，在图5(f)中穿过位于凸缘5461-5463和沟槽底部555上的氧化物层540部分注入例如硼的掺杂剂。掺杂剂的总剂量和注入能量应选择成在执行随后的扩散步骤之后在外延层501中剩余的掺杂剂量满足最终器件的击穿需要。执行高温扩散步骤以纵向和横向地“推进(drive-in)”注入的掺杂剂，由此限定共轴设置的浮岛5501-5504。
接着，用不会对器件特性产生不利影响的材料填充由各个沟槽5201-5204构成的台阶式沟槽。示例材料包括但不限于热生长二氧化硅、例如二氧化硅的淀积电介质、氮化硅或这些或其它材料的热生长和淀积层组合。最后，如图5(f)所示整平该结构的表面。图5(g)示出图5(f)的结构，但进一步蚀刻底部沟槽形成底部掺杂剂环形环。
在图5(f)和5(g)中描述的上述工艺步骤顺序产生的结构提供了带成串环形浮岛的电压维持层，在浮岛上可以制造任意多个不同的功率半导体器件。如前面所提到的，这样的功率半导体器件包括纵向DMOS、V槽DMOS和沟槽DMOS MOSFET、IGBT以及其它MOS栅器件。例如，图4示出了可在图5的电压维持区上形成的MOSFET实例。应注意到，尽管图5示出单个台阶式沟槽，本发明包括具有形成任意多列具有环形浮岛的单个或多个台阶式沟槽的电压维持区。
一旦如图5所示形成电压维持区和浮岛，通过以下方式可以完成图4所示的MOSFET。在形成有源区掩模之后生长栅氧化物。接着，淀积、掺杂和氧化多晶硅层。接着掩模多晶硅以形成栅区。使用常规掩模、注入和扩散步骤形成p+掺杂深体区405b。例如，在20至200KeV，用从大约1×104到5×1015/cm2的剂量硼注入p+掺杂深体区。以相似的方式形成浅体区405a。在20至100KeV的能量，对该区的注入剂量将为1×1013到5×1014/cm2。
接着，使用光刻掩模工艺形成限定源区407的构图掩模层。接着通过注入和扩散工艺形成源区407。例如，在20至100KeV用砷注入源区到达一般在大约2×1015到1.2×1016/cm2范围的浓度。在注入之后，砷扩散到大约0.5到2.0微米的深度。体区的深度一般在大约1-3微米的范围，P+掺杂深体区(如果存在)将稍深一些。最后，以常规方法去除掩模层。通过蚀刻氧化物层在前表面上形成接触开口，从而以常规方法完成了DMOS晶体管。还淀积并掩模金属化层来限定源体和栅极。而且，使用焊盘掩模限定焊盘接触。最后，在衬底的底表面上形成漏接触层。
应注意到，尽管公开了制造功率MOSFET的特定工序，但在本发明的范围内还可以使用其它工序。例如，可以在限定栅区之前形成深p+掺杂体区。还可以在形成沟槽之前形成深p+掺杂体区。在一些DMOS结构中，P+掺杂深体区可以比P掺杂体区浅，或者在某些情况中，甚至可以不存在P+掺杂深体区。
虽然这里特别说明并介绍了各个实施例，应意识到，上面的教导涵盖了本发明的改进和变型，并且在不脱离发明的精神和确定范围的前提下，这些改进和变型都在所附权利要求的范围内。例如，可以提供按照本发明的功率半导体器件，其中各个半导体区的导电性与这里介绍的那些相反。而且，尽管使用纵向DMOS晶体管说明了制造按照本发明器件所需的示例步骤，遵循这些教导还可以制造其它DMOSFET和例如二极管、双极晶体管、功率JFET、IGBT、MCT之类的其它功率半导体器件以及其它MOS栅功率器件。
Claims (41)
1.一种功率半导体器件的制造方法，包括步骤：
A.提供第一导电类型的衬底；
B.通过以下步骤在所述衬底上形成电压维持区：
1.在衬底上淀积外延层，所述外延层具有第一导电类型；
2.在所述外延层中形成至少一个台阶式沟槽，所述台阶式沟槽具有宽度不同的多个部分，在它们之间限定至少一个环形凸缘；
3.沿着所述沟槽的壁和底部淀积阻挡材料，阻挡材料具有均匀厚度；
4.穿过嵌入所述至少一个环形凸缘和所述沟槽底部的阻挡材料把第二导电类型的掺杂剂注入到外延层的邻近部分中；
5.扩散所述掺杂剂以在所述外延层中形成至少一个环形掺杂区和位于所述外延层中所述环形掺杂区之下的至少另一个区；
6.在所述台阶式沟槽中淀积填充材料以填充所述台阶式沟槽；和
C.在所述电压维持区上形成至少一个所述第二导电类型区，以在它们之间限定结面；
其中阻挡材料的均匀厚度防止注入的掺杂剂穿透沟槽的壁，但允许注入的掺杂剂穿透嵌入所述至少一个环形凸缘和所述沟槽底部的阻挡材料的一部分。
2.如权利要求1所述的方法，其中，形成所述至少一个台阶式沟槽的步骤包括连续蚀刻台阶式沟槽多个部分的步骤，所述刻蚀步骤起始于最大宽度部分，终止于最小宽度部分。
3.如权利要求2所述的方法，其中，所述最小宽度部分位于所述外延层中使得它比最大宽度部分更接近衬底的深度处。
4.如权利要求1所述的方法，其中，所述台阶式沟槽的多个部分彼此相对共轴设置。
5.如权利要求1所述的方法，其中，所述台阶式沟槽的多个部分包括彼此宽度不同的至少三个部分，用来限定至少两个环形凸缘，并且所述至少一个环形掺杂区的个数成为至少两个。
6.如权利要求4所述的方法，其中，所述台阶式沟槽的多个部分包括彼此宽度不同的至少三个部分，用来限定至少两个环形凸缘，并且所述至少一个环形掺杂区的个数成为至少两个。
7.如权利要求6所述的方法，其中，形成所述至少一个台阶式沟槽的步骤包括连续蚀刻台阶式沟槽的所述至少三个部分的步骤，所述刻蚀步骤起始于最大宽度部分，终止于最小宽度部分。
8.如权利要求7所述的方法，其中，所述最小宽度部分位于所述外延层中使得它比所述最大宽度部分更接近衬底的深度处。
9.如权利要求1所述的方法，其中，步骤(c)还包括步骤：
在栅电介质区上形成栅导体；
在外延层中形成第一和第二体区以在它们之间限定漂移区，所述体区具有第二导电类型；
分别在第一和第二体区中形成第一导电类型的第一和第二源区。
10.如权利要求1所述的方法，其中，所述阻挡材料是氧化物材料。
11.如权利要求10所述的方法，其中，所述氧化物材料是二氧化硅。
12.如权利要求1所述的方法，其中，所述外延层具有给定厚度，并且还包括步骤：
蚀刻台阶式沟槽第一部分等于所述给定厚度的1/(x+1)的量，其中x等于或大于将在电压维持区中形成的环形掺杂区的规定数量。
13.如权利要求1所述的方法，其中，填充沟槽的所述材料是电介质材料。
14.如权利要求13所述的方法，其中，所述电介质材料是二氧化硅。
15.如权利要求13所述的方法，其中，所述电介质材料是氮化硅。
16.如权利要求1所述的方法，其中，所述掺杂剂是硼。
17.如权利要求9所述的方法，其中，所述体区包括深体区。
18.如权利要求1所述的方法，其中，通过提供限定所述多个部分的至少第一部分的掩模层并蚀刻由掩模层限定的所述第一部分来形成所述台阶式沟槽。
19.如权利要求18所述的方法，还包括沿着台阶式沟槽的所述第一部分的壁淀积规定厚度的氧化物层的步骤。
20.如权利要求19所述的方法，其中，所述氧化物层用作第二掩模层，并且还包括穿过台阶式沟槽的第一部分底表面蚀刻由第二掩模层限定的台阶式沟槽第二部分的步骤。
21.如权利要求20所述的方法，其中，所述氧化层的规定厚度选择成使环形凸缘与沟槽底部的表面积彼此相等。
22.如权利要求9所述的方法，其中，通过把掺杂剂注入并扩散到衬底中形成所述体区。
23.如权利要求1所述的方法，其中，所述功率半导体器件选自由纵向DMOS、V槽DMOS和沟槽DMOS MOSFET、IGBT以及双极晶体管构成的组。
24.一种按照权利要求1所述的方法制造的功率半导体器件。
25.一种按照权利要求7所述的方法制造的功率半导体器件。
26.一种按照权利要求9所述的方法制造的功率半导体器件。
27.一种功率半导体器件，包括：
第一导电类型的衬底；
在所述衬底上设置的电压维持区，所述电压维持区包括：
具有第一导电类型的外延层；
位于所述外延层中的至少一个台阶式沟槽，所述台阶式沟槽具有宽度不同的多个部分，在它们之间限定至少一个环形凸缘，沟槽的壁和底部淀积有均匀厚度的阻挡材料；
具有第二导电类型掺杂剂的至少一个环形掺杂层，所述环形掺杂层位于在所述环形凸缘之下并邻近所述环形凸缘的所述外延层中；
填充所述台阶式沟槽的填充材料；和
在所述电压维持区上设置的至少一个所述第二导电类型有源区，用以在它们之间限定结面；
其中阻挡材料的均匀厚度防止第二导电类型掺杂剂穿透沟槽的壁，但允许第二导电类型掺杂剂穿透嵌入所述至少一个环形凸缘和所述沟槽底部的阻挡材料的一部分。
28.如权利要求27所述的器件，其中，所述台阶式沟槽的多个部分包括最小宽度部分和最大宽度部分，所述最小宽度部分位于所述外延层中使它比最大宽度部分更接近衬底的深度处。
29.如权利要求28所述的器件，其中，所述台阶式沟槽的多个部分彼此相对共轴设置。
30.如权利要求27所述的器件，其中，所述台阶式沟槽的多个部分包括彼此宽度不同的至少三个部分，用来限定至少两个环形凸缘，并且所述至少一个环形掺杂区的个数成为至少两个。
31.如权利要求29所述的器件，其中，所述台阶式沟槽的多个部分包括彼此宽度不同的至少三个部分，用来限定至少两个环形凸缘，并且所述至少一个环形掺杂区的个数成为至少两个。
32.如权利要求27所述的器件，其中，所述外延层具有给定厚度，并且还包括步骤：
蚀刻台阶式沟槽第一部分等于所述给定厚度的1/(x+1)的量，其中x等于或大于将在电压维持区中形成的环形掺杂区的规定数量。
33.如权利要求27所述的器件，其中，填充沟槽的所述材料是电介质材料。
34.如权利要求33所述的器件，其中，所述电介质材料是二氧化硅。
35.如权利要求33所述的器件，其中，所述电介质材料是氮化硅。
36.如权利要求27所述的器件，其中，所述掺杂剂是硼。
37.如权利要求31所述的器件，其中，至少两个环形凸缘的表面积彼此相等。
38.如权利要求27所述的器件，其中，所述的至少一个有源区还包括：
栅电介质和在所述栅电介质上设置的栅导体；
位于外延层中的第一和第二体区，在它们之间限定漂移区，所述体区具有第二导电类型；和
分别位于第一和第二体区中的第一导电类型的第一和第二源区。
39.如权利要求38所述的器件，其中，所述体区包括深体区。
40.如权利要求27所述的器件，其中，所述台阶式沟槽具有圆形截面。
41.如权利要求27所述的器件，其中，所述台阶式沟槽具有选自由正方形、矩形、八边形和六边形构成组的截面形状。
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| C10 | Entry into substantive examination | ||
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Granted publication date: 20091209 Termination date: 20151003 |
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