CN101887868B - 制造阵列基板的方法 - Google Patents
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Abstract
一种制造阵列基板的方法，所述方法包括：在基板上依次形成第一金属层、第一无机绝缘层和本征非晶硅层，所述第一金属层包含第一金属材料层和第二金属材料层；将所述本征非晶硅结晶；形成栅极、栅线、栅绝缘层和有源层；形成包含分别暴露所述有源层的两侧的第一和第二接触孔的层间绝缘层；形成分别接触所述有源层的两侧的第一和第二欧姆接触图案、源极、漏极和连接所述源极的数据线；在所述源极、漏极上形成钝化层；和在所述钝化层上形成接触所述漏极的像素电极。
Description
本申请要求于2009年5月15日在韩国递交的韩国专利申请第10-2009-0042494号公报的权利，通过援引将该申请并入本说明书中。
技术领域
本发明涉及阵列基板，更具体而言，涉及能够防止有源层受损并具有优异性能的阵列基板。
背景技术
当今社会已经坚定地步入信息时代，具有纤薄、轻质和低能耗等优异性能的平板显示器件亦随之得以推行。
在这些器件中，有源矩阵型液晶显示(LCD)器件由于具有高对比度和足以显示动态图像的特性，已取代阴极射线管(CRT)而广泛地用于笔记本电脑、监视器和电视等之中。
另一方面，有机电致发光显示(OELD)器件也因其高亮度和低驱动电压而得到广泛的使用。另外，因为OELD器件是自发光型，所以OELD器件能够实现高对比度、纤薄和快响应时间。
LCD器件和OELD器件都需要阵列基板，其中，各像素中作为开关元件的薄膜晶体管(TFT)用于控制该像素的开启和关闭。
图1是显示背景技术的阵列基板的一个像素区的截面图。图1中，在基板11上并在将于该处形成TFT Tr(TFT晶体管)的开关区TrA中形成有栅极15。沿第一方向形成有连接于栅极15的栅线(未示出)。在栅极15和栅线上形成有栅绝缘层18。在栅绝缘层18上并在开关区TrA中形成有半导体层28，所述半导体层28包含本征非晶硅的有源层22和掺杂有杂质的非晶硅的欧姆接触层26。在半导体层28上并在开关区TrA中形成有源极36和漏极38。源极36与漏极38间隔开。沿第二方向形成有连接于源极36的数据线33。数据线33与栅线交叉以界定像素区P。栅极15、栅绝缘层18、半导体层28、源极36和漏极38构成了TFT Tr。
形成包含漏极接触孔45的钝化层42以覆盖TFT Tr。在钝化层42上，形成有通过漏极接触孔45连接于漏极38的像素电极50。在图1中，在数据线33下方形成有第一图案27和第二图案23，这两种图案分别由与欧姆接触层26和有源层22相同的材料形成。
在TFT Tr的半导体层28中，本征非晶硅的有源层22具有厚度上的差异。即，有源层22在中部具有第一厚度t1，在侧部具有第二厚度t2。第一厚度t1与第二厚度t2不同。TFT Tr的性能因有源层22的厚度差而劣化。有源层22的厚度差源于以下参照图2A至图2E说明的制造工序。
图2A至图2E是说明背景技术的阵列基板的制造工序的截面图。为便于说明，未示出有源层下方的栅极和栅绝缘层。
图2A中，在基板11上依次形成有本征非晶硅层20、掺杂有杂质的非晶硅层24和金属层30。然后，通过涂布光刻胶(PR)材料，在金属层30上形成光刻胶(PR)层(未示出)。利用曝光掩模使PR层曝光，并使之显影以形成具有第三厚度的第一PR图案91和具有第四厚度的第二PR图案92，第四厚度小于第三厚度。第一PR图案91覆盖了金属层30的形成有源极和漏极的部分，第二PR图案92覆盖了源极与漏极之间的空间。第一PR图案91位于第二PR图案92的两侧。金属层30的其它部分暴露。
在图2B中，利用第一PR图案91和第二PR图案92作为蚀刻掩模来蚀刻暴露的金属层30和在暴露的金属层30下方的掺杂有杂质的非晶硅层24(图2A)和本征非晶硅层20(图2A)。结果，在基板11上形成了有源层22、掺杂有杂质的非晶硅图案25和源极-漏极图案31。
在图2C中，对第一PR图案91和第二PR图案92(图2B)进行灰化加工，从而除去具有第四厚度的第二PR图案92。部分地除去第一PR图案91，从而在源极-漏极图案31上形成厚度比第一PR图案91小的第三PR图案93。通过除去第二PR图案92，源极-漏极图案31的中部得到暴露。
在图2D中，蚀刻源极-漏极图案31的暴露的中部(图2C)以形成彼此分离的源极36和漏极38。结果，掺杂有杂质的非晶硅图案25的中部通过源极36和漏极38得到暴露。
在图2E中，对掺杂有杂质的非晶硅图案25(图2D)进行干法蚀刻工序，以除去掺杂有杂质的非晶硅图案25。结果，在源极36和漏极38的下方形成欧姆接触层26。
在此情况下，干法蚀刻工序需执行较长时间以完全除去通过源极36与漏极38之间的空间暴露的下方的掺杂有杂质的非晶硅图案25。结果，位于除去的掺杂有杂质的非晶硅图案25下方的有源层22的中部被干法蚀刻工序部分除去，使得有源层22具有厚度上的差异(t1≠t2)。如果干法蚀刻工序进行的时间不够长，则掺杂有杂质的非晶硅图案25会部分残留在有源层22上，使得TFT Tr(图1)的性能严重劣化。有源层22的厚度差异是上述阵列基板制造工序不可避免的结果。
另外，由于在干法蚀刻工序过程中有源层22被部分除去，因此应该形成足够厚(超过1000埃)的有源层22的本征非晶硅层20，而这对于生产成本和制造时间方面是不利的。
TFT Tr是阵列基板的非常重要的元件。TFT Tr位于各像素区中并连接于栅线和数据线，使得信号通过TFT Tr被选择性地提供于各像素区中的像素电极。遗憾的是，由于TFT Tr的有源层是由本征非晶硅所形成，因而存在一些问题。例如，当光线照射在有源层上时或对有源层施加电场时，有源层变为亚稳态，这使TFT Tr的安全性存在问题。另外，因为在有源层的通道中载流子的迁移率较低，所以包含本征非晶硅的有源层的TFT Tr不足以成为OELD器件的驱动元件。
为解决这些问题，引入了包含多晶硅的有源层的TFT，所述多晶硅由本征非晶硅通过利用激光束的结晶工序结晶而成。然而，参见图3(该图是显示用于背景技术阵列基板的包含多晶硅的半导体层55的TFT Tr的截面图)，半导体层55包含第一区55a和位于第一区55a两侧的第二区55b。应该向半导体层55的第二区55b中掺杂高浓度的杂质。因此，需要进行用于第二区域55b的掺杂工序并需要用于该掺杂工序的注入装置，这使生产成本大幅增加。另外，还需要新的生产线。
发明内容
基于上述原因，本发明旨在制造实质上消除了背景技术的限制和缺陷所带来的一个以上问题的阵列基板。
将在下文中说明本发明的其它特征和优点，部分特征和优点从描述中是显而易见的，或者是可从本发明的实践中获知的。本发明的目的和其它优点将通过在说明书和其权利要求以及附图中所特别指出的结构实现或达到。
为实现这些和其它优点并符合本发明的目的，如同本文所具体表达和概括性描述的，制造阵列基板的方法包括：在界定有像素区和所述像素区中的开关区的基板上依次形成第一金属层、第一无机绝缘层和本征非晶硅层，所述第一金属层包含第一金属材料层和覆盖所述第一金属材料层的上表面的第二金属材料层，其中，所述第一金属材料层具有低于所述第二金属材料层的电阻和熔点；将所述本征非晶硅结晶为本征多晶硅层；通过使所述本征多晶硅层、所述第一无机绝缘层和所述第一金属层图案化而形成栅极、连接于所述栅极的栅线、栅绝缘层和有源层，所述栅极、栅绝缘层和有源层位于所述开关区中；在所述有源层上形成包含第一和第二接触孔的层间绝缘层，所述第一和第二接触孔分别暴露所述有源层的两侧；形成分别通过所述第一和第二接触孔而接触所述有源层的两侧的第一和第二欧姆接触图案、在所述第一欧姆接触图案上的源极、在所述第二欧姆接触图案上的漏极和连接所述源极的数据线，所述数据线与所述栅线交叉以界定所述像素区；在所述源极、漏极和数据线上形成钝化层，所述钝化层包含暴露所述漏极的漏极接触孔；和在所述钝化层上形成通过所述漏极接触孔而接触所述漏极的像素电极。
应该理解，前述一般性描述和下述详细描述都是示例性和说明性的，其用意是提供对要求保护的本发明的进一步说明。
附图说明
附图包含于此以提供对本发明的进一步理解，其被并入本说明书并构成了本说明书的一部分，附图说明本发明的实施方式，并与说明书一起用于解释本发明的原理。
图1是显示背景技术的阵列基板的一个像素区的截面图；
图2A至图2E是说明背景技术的阵列基板的制造工序的截面图；
图3是显示用于背景技术的阵列基板的包含多晶硅的半导体层的TFT的截面图；
图4A至图4K是显示本发明的示例性实施方式的阵列基板的制造工序的截面图；和
图5是显示本发明的变更的示例性实施方式的阵列基板的有源层的制造工序的截面图。
具体实施方式
下面将对优选实施方式进行详细论述，优选实施方式的实施例在附图中有所说明。
图4A至图4K是显示本发明的示例性实施方式的阵列基板的制造工序的截面图。在像素区中界定出将形成TFT的开关区。
首先，如图4A所示，通过沉积选自包括铝(Al)、铝合金、铜(Cu)、Cu合金、钛(Ti)、钼(Mo)和钛-钼合金(MoTi)的第一金属材料组的三种材料，在基板101上形成包含第一至第三亚层105a、105b和105c的第一金属层105。第一金属层105具有约1000埃～5000埃的厚度。例如，第一至第三亚层105a～105c可以是Mo/Al(或Al合金)/Mo、Ti/Cu(或Cu合金)/Ti、MoTi/Cu(或Cu合金)/MoTi和Mo/Cu(或Cu合金)/Mo中的一种。作为另一种选择，第一金属层105可以具有双层结构。在此情况下，第一金属层105的双层可以是Al合金/Mo。
由于第一金属层105具有双层结构或三层结构，因此可以最小化固相结晶(SPC)工序过程中第一金属层105的热变形，执行所述SPC工序是为了结晶本征非晶硅。另外，由于第一金属层105包含均具有低电阻性的Al、Al合金、Cu和Cu合金中的一种，因此可以最小化栅线的电阻。
通过沉积无机绝缘材料如二氧化硅或氮化硅，在第一金属层105上形成第一无机绝缘层108。第一无机绝缘层108具有单层结构或双层结构。单层的第一无机绝缘层108由二氧化硅形成。双层的第一无机绝缘层108包含氮化硅下层和二氧化硅上层。即，第一无机绝缘层108的上表面是二氧化硅膜以改善与稍后将形成的本征非晶硅层的接触性。由于二氧化硅层与本征非晶硅层的接触性优于氮化硅层与本征非晶硅层的接触性，因此第一无机绝缘层108的上层包括二氧化硅层。另外，由于氮化硅层的处理时间短于二氧化硅的处理时间，因此第一无机绝缘层108的下层包括氮化硅层。第一无机绝缘层108具有约500埃～4000埃的厚度。
通过沉积本征非晶硅，在第一无机绝缘层108上形成本征非晶硅层110。第一无机绝缘层108和本征非晶硅层110均利用化学气相沉积(CVD)装置通过改变反应气体而依次形成。
本征非晶硅层110具有约400埃～600埃的厚度。在背景技术的阵列基板中，本征非晶硅的有源层应当具有超过1000埃的厚度，因为用于欧姆接触层的干法蚀刻工序部分除去了有源层。然而，由于本征非晶硅层110未暴露于干法蚀刻工序，因此本征非晶硅层110具有能够起到有源层作用的厚度。即，本征非晶硅层110具有约400埃～600埃的较小的厚度，这使得生产成本和制造时间都得到缩减。
接下来，如图4B所示，为改善本征非晶硅层110(图4A)的移动性，执行SPC工序。通过SPC工序，本征非晶硅层110结晶，形成本征多晶硅层111。例如，SPC工序为热结晶工序或交变磁场结晶工序。在热结晶工序中，在约600℃～700℃的温度加热本征非晶硅层110。在交变磁场结晶工序中，使用交变磁场结晶装置在约600℃～700℃的温度结晶本征非晶硅层110。
在本发明中，因为在将第一金属层105图案化之前进行SPC工序，所以在SPC工序过程中第一金属层105覆盖了基板101的整个表面。因此，这进一步将SPC工序引起的第一金属层105的热变形最小化。
通常，都是在将金属层图案化而形成栅线和栅极之后进行结晶工序。在此情况下，金属层的侧表面暴露于SPC工序，产生热变形。即使金属层具有双层结构或三层结构，低电阻金属层暴露于SPC工序也会产生热变形。因此，不能获得理想的栅线或栅极。结果，栅极与多晶硅的各有源层之间、源极与漏极之间的位置关系发生变化，使得TFT的性能劣化。
然而，在本发明中，在将第一金属层105图案化之前进行SPC工序，在SPC工序过程中第一金属层105覆盖基板101的整个表面，使得作为三层结构中的中间层(即，第二亚层105b)或双层结构中的底层的低电阻材料层不暴露于SPC工序。结果，将第一金属层105的热变形最小化。在具有三层结构的第一金属层105中，位于底部的第一亚层105a和位于顶部的第三亚层105c具有较高的熔点，因而不存在损坏。因此，通过使第一金属层105图案化，可以获得理想的栅线和栅极，并且可以防止TFT性能的劣化。作为中间层的第二亚层105b具有小于第一亚层105a和第三亚层105c的电阻和熔点。
接下来，如图4C所示，通过涂布光刻胶(PR)材料，在本征多晶硅层111上形成光刻胶(PR)层(未示出)。在PR层上设置包含透射部分、阻挡部分和半透射部分的曝光掩模(未示出)。半透射部分具有小于透射部分且大于阻挡部分的透光率。半透射部分由狭缝或多个涂层形成。曝光掩模可以被称为半色调掩模。通过曝光掩模使PR层曝光，并使之显影以形成具有第一厚度的第一PR图案191a和具有第二厚度的第二PR图案191b，第二厚度大于第一厚度。第一PR图案191a对应于将形成有栅线的部分，第二PR图案191b对应于将形成有栅极的部分。即，第二PR图案191b位于开关区TrA中，而第一PR图案191a由第二PR图案191b的一端延伸。如果栅极由栅线垂直突出，则在平面图中第一PR图案191a沿垂直于第二PR图案191b的方向延伸。其它部分通过第一PR图案191a和第二PR图案191b得以暴露。
接下来，如图4D所示，蚀刻通过第一PR图案191a和第二PR图案191b暴露的本征多晶硅层111(图4C)和位于暴露的本征多晶硅层111之下的第一无机绝缘层108(图4C)和第一金属层105(图4C)，从而形成堆叠于基板101上的栅极107、栅绝缘层109和本征多晶硅图案112。同时，在像素区P的边界上形成由栅极107伸出的栅线106。栅极107具有包含底层107a、中间层107b和顶层107c的三层结构，栅线106具有包含底层106a、中间层106b和顶层106c的三层结构。栅极107的底层107a和顶层107c均由具有高熔点的金属材料形成，并且栅极107的中间层107b由具有低电阻的金属材料形成。栅线106的底层106a和顶层106c均由具有高熔点的金属材料形成，并且栅线106的中间层106b由具有低电阻的金属材料形成。
接下来，如图4E所示，对第一PR图案191a和第二PR图案191b(图4D)进行灰化工序，以从第二PR图案191b上除去第一PR图案191a，并形成对应于栅极107的第三PR图案191c。结果，通过除去第一PR图案191a，本征多晶硅层112的一侧得以暴露。即，本征多晶硅图案112的对应于栅线106的部分得以暴露。由于第二PR图案191b的厚度也因灰化工序而降低，因此，第三PR图案191c具有低于第二PR图案191b的厚度。
接下来，如图4F所示，蚀刻暴露的本征多晶硅层112(图4E)和栅绝缘层109，以暴露栅线106。将本征多晶硅图案112因第二PR图案191b和第三PR图案191c而残留的部分定义为有源层115。由于利用第三PR图案191c而使有源层115和栅绝缘层109图案化，因此有源层115和栅绝缘层109具有可完全重叠的彼此实质上相同的形状、尺寸和位置。
另一方面，参照图5(该图为显示本发明的变更的示例性实施方式的阵列基板的有源层的制造工序的截面图)，仅蚀刻暴露的本征多晶硅图案(未示出)以形成有源层115。即，不蚀刻栅绝缘层109。因此，栅绝缘层具有与栅极107和栅线106的组合元件相同的形状、尺寸和位置。
再次参考图4A至图4K，如图4G所示，对第三PR图案191c(图4F)执行剥离工序，以除去第三PR图案191c并暴露有源层115。
接下来，如图4H所示，通过沉积无机绝缘材料如二氧化硅或氮化硅，在有源层115和栅线106上形成第二无机绝缘层(未示出)。
通过掩模工序将第二无机绝缘层图案化，以形成包含两个接触孔125的层间绝缘层122，所述掩模工序包括形成PR层的步骤、利用曝光掩模曝光PR层的步骤、显影PR层以形成PR图案的步骤、利用PR图案作为蚀刻掩模来蚀刻第二无机绝缘层的步骤和剥离PR图案的步骤。有源层115的两个侧部通过接触孔125得以暴露。有源层115的中部被接触孔125之间的部分层间绝缘层122所覆盖。覆盖了有源层115的中部的层间绝缘层122起到蚀刻阻止物(etch-stopper)的作用。
接下来，如图4I所示，通过依次沉积掺杂有杂质的非晶硅和第二金属材料，在包含接触孔125的层间绝缘层122上形成掺杂有杂质的非晶硅层(未示出)和第二金属层(未示出)。掺杂有杂质的非晶硅层具有约100埃～300埃的厚度。第二金属层堆叠在掺杂有杂质的非晶硅层上，并由钼(Mo)、铬(Cr)和钼-钛合金(MoTi)之一形成。
在形成掺杂有杂质的非晶硅层之前，可以通过沉积本征非晶硅而在层间绝缘层122上形成厚度为约50埃～100埃的阻挡层(未示出)。本征非晶硅与本征多晶硅之间的接触强度大于掺杂有杂质的非晶硅与本征多晶硅之间的接触强度。因此，使本征非晶硅的阻挡层位于有源层115与掺杂有杂质的非晶硅层之间，以改进本征多晶硅的有源层115与掺杂有杂质的非晶硅层之间的接触强度。阻挡层不是必不可少的。
通过掩模工序使第二金属层和掺杂有杂质的非晶硅层图案化，以形成与栅线106交叉从而界定像素区P的数据线130。同时，在开关区TrA中形成欧姆接触图案127、源极133和漏极136。一个欧姆接触图案127通过层间绝缘层122的一个接触孔125接触暴露的有源层115，并且源极133堆叠在这一个欧姆接触图案127上。另一个欧姆接触图案127通过层间绝缘层122的另一个接触孔125接触暴露的有源层115，并且漏极136堆叠在这另一个欧姆接触图案127上。即，一个欧姆接触图案127和源极133分别与另一个欧姆接触图案127和漏极136分隔开。由于通过单一掩模工序而使一个欧姆接触图案127和源极133图案化，因此它们具有可彼此完全重叠的彼此实质上相同的平面面积和平面形状。与之类似，另一个欧姆接触图案127和漏极136具有彼此实质上相同的平面面积和相同的平面形状。源极133与数据线130相连。另外，与欧姆接触层127位于同层的第一虚设图案(dummy pattern)128处于层间绝缘层122与数据线130之间。
当形成阻挡层时，阻挡图案(未示出)设置在欧姆接触图案127之下，并通过层间绝缘层122的接触孔125与有源层115接触。另外，与阻挡图案位于同层的第二虚设图案126设置在第一虚设图案128与层间绝缘层122之间。
在本发明中，由于作为蚀刻阻止物的部分层间绝缘层122覆盖了有源层115的中部，因此在用于欧姆接触图案127的干法蚀刻工序过程中不存在对于有源层115的损坏。即，在用于欧姆接触图案127的干法蚀刻工序过程中，因为层间绝缘层122覆盖了有源层115的中部，所以层间绝缘层122保护了有源层115，使得有源层115的厚度未因干法蚀刻工序而减小。因此，有源层115具有均匀的厚度。
在将第二金属层图案化以形成源极133和漏极136之后，执行干法蚀刻工序，以蚀刻掺杂有杂质的非晶硅层的暴露部分。在此情况下，因为在源极133与漏极136之间存在作为蚀刻阻止物的层间绝缘层122，所以不存在对于有源层115的损坏。因此，在整个开关区TrA中有源层115具有均匀的厚度。
栅极、栅绝缘层109、本征多晶硅的有源层115、层间绝缘层122、掺杂有杂质的非晶硅的欧姆接触图案127和源极133及漏极136构成了TFT Tr。
虽然未示出，但是在将该阵列基板用于OELD器件时，需在与数据线130同层处形成与数据线130平行的电源线。另外，还需形成具有与作为开关TFT的上述TFT Tr实质上相同的结构并连接于上述TFT Tr和电源线的驱动TFT。
接下来，如图4J所示，通过沉积无机绝缘层材料如二氧化硅或氮化硅，在数据线130、源极133和漏极136上形成钝化层140。通过掩模工序使钝化层140图案化，以形成暴露漏极136的漏极接触孔143。
接下来，如图4K所示，通过沉积透明导电材料如氧化铟锡(ITO)或氧化铟锌(IZO)，在包含漏极接触孔143的钝化层140上形成透明导电材料层(未示出)。通过掩模工序将透明导电材料层图案化，以形成通过漏极接触孔143接触漏极136并位于各像素区P中的像素电极150。
另一方面，当形成驱动TFT以将阵列基板用于OELD器件时，像素电极150不接触作为开关TFT的TFT Tr的漏极136。像素电极150通过暴露驱动TFT的漏极的接触孔接触驱动TFT的漏极，而钝化层140不暴露TFT Tr的漏极136。开关TFT和驱动TFT彼此相连。
对于本领域技术人员而言显而易见的是，可以对本发明进行各种修改和变化，而不脱离本发明的要旨和范围。因此，本发明意在涵盖对本发明的修改和变化，只要这些修改和变化是在所附权利要求及其等同物的范围之内。
Claims (12)
1.一种制造阵列基板的方法，所述方法包括：
在界定有像素区和所述像素区中的开关区的基板上依次形成第一金属层、第一无机绝缘层和本征非晶硅层，所述第一金属层包含第一金属材料层和覆盖所述第一金属材料层的上表面的第二金属材料层，其中，所述第一金属材料层具有低于所述第二金属材料层的电阻和熔点；
将所述本征非晶硅结晶为本征多晶硅层；
通过使所述本征多晶硅层、所述第一无机绝缘层和所述第一金属层图案化而形成栅极、连接于所述栅极的栅线、栅绝缘层和有源层，所述栅极、所述栅绝缘层和所述有源层位于所述开关区中；
在所述有源层上形成包含第一和第二接触孔的层间绝缘层，所述第一和第二接触孔分别暴露所述有源层的两侧；
形成分别通过所述第一和第二接触孔而接触所述有源层的两侧的第一和第二欧姆接触图案、在所述第一欧姆接触图案上的源极、在所述第二欧姆接触图案上的漏极和连接所述源极的数据线，所述数据线与所述栅线交叉以界定所述像素区；
在所述源极、所述漏极和所述数据线上形成钝化层，所述钝化层包含暴露所述漏极的漏极接触孔；和
在所述钝化层上形成通过所述漏极接触孔而接触所述漏极的像素电极。
2.如权利要求1所述的方法，其中，所述第一金属层还包含在所述第一金属材料层下方的第三金属材料层，并且所述第一金属材料层具有低于所述第三金属材料层的电阻和熔点。
3.如权利要求2所述的方法，其中，所述结晶通过固相结晶工序进行，所述固相结晶工序是热结晶工序或交变磁场结晶工序中的一种。
4.如权利要求2所述的方法，其中，所述有源层具有400埃～600埃的厚度。
5.如权利要求2所述的方法，其中，所述第二和第三金属材料层均由钛、钼和钛-钼合金中的一种形成，并且所述第一金属材料层由铝、铝合金、铜和铜合金中的一种形成。
6.如权利要求1所述的方法，其中，形成所述栅极、所述栅线、所述栅绝缘层和所述有源层的所述步骤包括：
在所述本征多晶硅层上形成第一和第二光刻胶图案，所述第一光刻胶图案具有第一厚度并对应于所述有源层，所述第二光刻胶图案具有小于所述第一厚度的第二厚度并对应于所述栅线；
通过蚀刻经由所述第一和第二光刻胶图案而暴露的所述本征多晶硅层和位于暴露的所述本征多晶硅层下方的所述第一无机绝缘层和所述第一金属层，形成堆叠于所述开关区中的所述栅极、无机绝缘图案和本征多晶硅图案，以及所述栅线；
灰化所述第二光刻胶图案，以暴露所述本征多晶硅图案的一侧；
通过蚀刻暴露的所述本征多晶硅图案和位于暴露的所述本征多晶硅图案下方的所述无机绝缘图案，在所述栅极上形成所述栅绝缘层并在所述栅绝缘层上形成所述有源层；和
除去所述第一光刻胶图案。
7.如权利要求1所述的方法，其中，形成所述栅极、所述栅线、所述栅绝缘层和所述有源层的所述步骤包括：
在所述本征多晶硅层上形成第一和第二光刻胶图案，所述第一光刻胶图案具有第一厚度并对应于所述有源层，所述第二光刻胶图案具有小于所述第一厚度的第二厚度并对应于所述栅线；
通过蚀刻经由所述第一和第二光刻胶图案而暴露的所述本征多晶硅层和位于暴露的所述本征多晶硅层下方的所述第一无机绝缘层和所述第一金属层，形成堆叠于所述开关区中的所述栅极、所述栅绝缘层和本征多晶硅图案，以及所述栅线；
灰化所述第二光刻胶图案，以暴露所述本征多晶硅图案的一侧；
通过蚀刻暴露的所述本征多晶硅图案，在所述栅极上形成所述栅绝缘层并在所述栅绝缘层上形成所述有源层，使得所述栅绝缘层覆盖所述栅线；和
除去所述第一光刻胶图案。
8.如权利要求1所述的方法，其中，所述结晶通过固相结晶工序进行，所述固相结晶工序是热结晶工序或交变磁场结晶工序中的一种。
9.如权利要求1所述的方法，其中，形成所述第一和第二欧姆接触图案、所述源极和漏极以及所述数据线的所述步骤包括：
在所述层间绝缘层上依次形成掺杂有杂质的非晶硅层和第二金属层；和
依次使所述掺杂有杂质的非晶硅层和所述第二金属层图案化，以形成所述第一和第二欧姆接触图案、所述源极和漏极以及所述数据线。
10.如权利要求9所述的方法，其中，所述第一和第二欧姆接触图案分别具有与所述源极和漏极实质上相同的平面面积和形状。
11.如权利要求1所述的方法，其中，所述有源层具有400埃～600埃的厚度。
12.如权利要求2所述的方法，其中，所述第二和第三金属材料层均由钛、钼和钛-钼合金中的一种形成，并且所述第一金属材料层由铝、铝合金、铜和铜合金中的一种形成。
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| KR102308669B1 (ko) * | 2014-12-05 | 2021-10-05 | 엘지디스플레이 주식회사 | 유기전계발광 표시장치 및 그 제조방법 |
| CN109643657B (zh) * | 2017-06-22 | 2022-08-16 | 深圳市柔宇科技股份有限公司 | 阵列基板的制作设备及阵列基板的制作方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101059631A (zh) * | 2006-04-20 | 2007-10-24 | Lg.菲利浦Lcd株式会社 | 使用有机半导体材料的液晶显示器阵列基板及其制造方法 |
| CN101149547A (zh) * | 2006-09-22 | 2008-03-26 | 奇美电子股份有限公司 | 显示装置 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6930732B2 (en) * | 2000-10-11 | 2005-08-16 | Lg.Philips Lcd Co., Ltd. | Array substrate for a liquid crystal display |
| KR100908850B1 (ko) * | 2003-02-28 | 2009-07-21 | 엘지디스플레이 주식회사 | 구동회로 일체형 액정표시장치용 구동소자 및 스위칭소자의 제조방법 |
| KR100539623B1 (ko) * | 2003-06-25 | 2005-12-28 | 엘지.필립스 엘시디 주식회사 | 버텀 게이트형 폴리 실리콘 박막트랜지스터 소자의 제조방법 |
| KR101016960B1 (ko) * | 2003-12-30 | 2011-02-28 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이 기판의 제조 방법 |
| KR101151799B1 (ko) * | 2005-11-09 | 2012-06-01 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이기판과 그 제조방법 |
| KR20090010008A (ko) * | 2007-07-21 | 2009-01-28 | 엘지디스플레이 주식회사 | 횡전계형 액정표시장치용 어레이 기판 및 그의 제조방법 |
| TWI355553B (en) * | 2007-10-30 | 2012-01-01 | Au Optronics Corp | Pixel structure and method for manufacturing the s |
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101059631A (zh) * | 2006-04-20 | 2007-10-24 | Lg.菲利浦Lcd株式会社 | 使用有机半导体材料的液晶显示器阵列基板及其制造方法 |
| CN101149547A (zh) * | 2006-09-22 | 2008-03-26 | 奇美电子股份有限公司 | 显示装置 |
Also Published As
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