CN101867809A - 基于脉动阵列的高速图像压缩vlsi编码方法及编码器 - Google Patents

Abstract

基于脉动阵列的高速图像压缩VLSI编码方法及编码器，包括图像级控制器、码块级控制器、图像切割分块器、第一、第二、第三级二维小波变换器、QRG联合编码器、码流打包器；首先，图像切割分块器将图像分割为32×32大小的码块；第一级二维小波变换器、第二级二维小波变换器和第三级二维小波变换对图像进行三级小波变换，随后QRG联合编码器读取三级小波变换系数，进行最佳量化、自适应零游程编码和k＝0的Exp-Golomb编码后得到码流，最后码流打包器将每个码块的码流按照预定格式打包成文件输出。本发明使大幅提高了图像压缩速度，可有效延长记录时间和提高传输能力。

Description

基于脉动阵列的高速图像压缩VLSI编码方法及编码器

技术领域

本发明涉及一种基于脉动阵列的高速图像压缩编码方法及编码器，特别是一种基于小波变换及脉动阵列技术设计的面向VLSI硬件实现的高速图像压缩编码方法及编码器。

背景技术

图像信息具有信息量大，数据量大的特点，据分析，在人类接收到的信息当中，20％是通过声音接收的，而通过眼睛接收到的信息超过了80％，自古就有“百闻不如一见”的说法，形象地说明了图像信息交流的重要性和迫切性。然而，数字图像都是二维以上的数据，随着尺寸的增大，数据量以几何速度增长。如果不能解决巨大的数据量和有限的记录空间和传输带宽之间的矛盾，那么像如今这样普及的数字图像应用是不可能的。

因此，自从数字图像应用诞生之日起，数字图像压缩技术也随之发展起来，在最近几十年一直是研究的热点，并获得了许多优秀的算法，而且许多算法还成为商业标准，如JPEG标准和最新的JPEG2000标准。一个图像压缩存储/传输***的核心部分就是图像压缩编码器，它关系着图像质量和整个***的性能。衡量图像压缩编码器的性能主要有两项指标：图像压缩性能和压缩速度，图像压缩性能越高，表明压缩算法越高效，在相同压缩比下能达到更高的图像质量，而压缩速度表示编码器每秒能压缩多少图像。由于目前的图像压缩算法普遍具有较高的计算复杂度，而采用常用的通用处理器或可编程DSP难以实现实时的图像压缩编码。所以，采用硬件如FPGA或ASIC实现图像压缩才能达到实时图像压缩的目的，现在市面上出现多款专用图像压缩芯片，它们一般采用功能块串行处理的方式，最高可以达到60MSPS的压缩速度，能够满足普通帧频的视频图像压缩应用需求。然而，对于在许多领域都有重要应用的高速相机来说，要对100MSPS～500MSPS的高速图像进行压缩仍然比较困难。

由于有了上述问题的存在，如何在高速图像应用中对高帧频高分辨率的视频图像进行实时压缩，以便记录和实时传输图像数据，就成了一个很重要的研究课题。

发明内容

本发明的技术解决问题：克服了通用处理器和可编程DSP以及普通图像压缩芯片难以实现高帧频高分辨率图像实时压缩的速度局限，提供一种基于脉动阵列的高速图像压缩VLSI编码方法及编码器，通过FPGA或ASIC实现时，它能够在消耗较少硬件资源的情况下，实现较高压缩比的实时图像压缩，为高帧频高分辨率的数字图像实时压缩存储/传输的工作提供最核心的解决方案。

本发明的技术解决方案：基于脉动阵列的高速图像压缩VLSI编码方法，其特征在于步骤如下：

步骤一，将整幅图像切割为大小为32×32的图像块。

步骤二，采用三级二维5/3小波变换对32×32的图像块做能量聚集，去除像素间的相关性；要实现二维的小波变换，可采用一维行变换，一维列变换分离的实现方法，其中一维5/3小波变换采用小波提升结构实现。小波提升结构包括预测过程和更新两个过程，预测和更新两个过程由(1)、(2)式所定义：

(1)

(2)

其中x_extent(n)为原始小波信号x(n)的边缘对称扩展信号，y(n)为一级小波变换系数。经过三级二维5/3小波变换后，图像被分解为10个子带的小波系数；

步骤三，采用最佳量化对所述小波系数进行量化

根据子带变换增益确定各个子带的最优量化阶，即公式(3)

${\mathrm{\Δ}}_b=\mathrm{\Δ}\·\sqrt{\frac{1}{G_b}},---\left(3\right)$

其中G_b为子带变换增益，表示子带b的反变换综合基矢量的平方范数；为基本量化步长。

步骤四，对量化后的小波系数进行自适应零游程编码(AZRL)；

步骤五，采用编码参数k＝0的Exp-Golomb编码对自适应零游程产生的样本和游程长度进行熵编码，完成图像块的压缩，获得每个图像块的压缩码流。

步骤六，将步骤一中切割开的每个图像块独立编码的码流按照相应顺序打包起来，形成图像压缩文件。

所述步骤四中，自适应零游程编码有两个编码模式：普通模式和游程模式，编码过程初始化后处于普通模式，该模式下直接将输入样本输出，若连续输入0达到2个，进入零游程模式；在零游程模式无输出，只计数0个数，直到输入非0时退回普通模式，并输出0游程个数和该非0样本。

基于脉动阵列的高速图像压缩VLSI编码器，其特征在于：包括图像级控制器、码块级控制器、图像切割分块器、第一至第三级二维小波变换器、QRG联合编码器、码流打包器以及5组数据乒乓缓存器。为了实现图像序列的连续压缩，在编码器外配置两组图像乒乓缓存器，当一个缓存接收图像时另一缓存作为信源数据由本发明的脉动阵列编码器进行编码。首先，图像切割分块器从作为压缩数据源的乒乓缓存中将图像分割为32×32大小的码块写入后面的码块缓存中；第一级二维小波变换器读取前面码块缓存的数据，变换后将结果写入后续缓存；第二级二维小波变换器和第三级二维小波变换器都是读取前面缓存中小波系数的LL子带变换后写入后续缓存，并搬运剩余子带到后续缓存，其中第三级二维小波变换器还要进行第三级LL子带的二维预测。QRG联合编码器从前面缓存中读取三级小波变换系数，进行最佳量化、自适应零游程编码和k＝0的Exp-Golomb编码后将码流写入后续码流缓存，最后码流打包器将前面缓存的码流按照预定格式打包成文件写入外部存储体或直接传输，最终完成高帧频高分辨率的数字图像实时压缩存储/传输的工作。

所述的小波变换器为5/3小波变换，兼容无损压缩。

所述的图像级控制器产生与图像同步的控制信号，负责图像切割分块器和码流打包器的复位及初始化。

所述的码块级控制器Block Controller由图像级控制器控制复位，它接收图像切割分块器、一至三级二维小波变换器、QRG联合编码器、码流打包器的处理状态信号，并根据这些状态同步各处理单元的工作。

所述的QRG联合编码器由三个部件串联组成：最佳量化器、自适应零游程编码器和Exp-Golomb编码器。

所述的最佳量化器对十个子带分别进行均匀Dead-Zone量化，十个子带的量化阶矢量为Δ×[1 1 1 2 2 2 4 4 4 8]。

所述的自适应零游程编码器具有两个工作模式：普通模式及游程模式，两个工作模式间转换连续零个数阈值为2。

所述的Exp-Golomb编码器采用位并行编码结构，Exp-Golomb编码参数k为0。

本发明的原理：数字图像一般为二维矩阵，矩阵内的每个元素称为像素点，像素点具有相应的数值以确定图像内容。一般来说，图像具有分块平滑特性，因此像素和它周围像素数值相近的概率是非常大的。根据香农信息理论，图像内存在的信息冗余主要有像素间相关冗余，视觉冗余，熵冗余等。图像压缩的目的就是要有效去除这些冗余，在尽量不影响图像内容表达的前提下，减少图像的数据量，降低其存储空间和传输带宽。

本发明涉及一种高速图像压缩结构的设计，该结构实现了一种基于小波的低复杂度的图像压缩算法。算法在去除图像像素间冗余时利用到了二维的5/3小波变换，这种小波变换在硬件实现时则进一步采用提升结构实现的方法。基于提升结构的CDF5/3小波变换主要包含预测和更新两个操作，其方程分别如(1)、(2)式所示：

(1)

(2)

为了去除视觉冗余，提高压缩比，算法引入最佳量化对小波系数进行量化，子带变换增益Gb表示子带b的反变换综合基矢量的平方范数，它衡量了子带中每个系数失真对重建图像失真的影响程度，因此，为最小化图像失真均方差，对变换增益较大的子带要采用较小的量化阶，子带b的最优量化阶  b由(3)式给出。式中的为基本量化步长，通过调整  可控制码率和失真。对于正交小波变换，可以将变换增益近似为(4)式，其中d_b表示子带b所属的变换级序号。

${\mathrm{\Δ}}_b=\mathrm{\Δ}\·\sqrt{\frac{1}{G_b}},---\left(3\right)$

$G_b\≈2^{{2d}_b},---\left(4\right)$

量化后小波系数在高频子带出现较多全零区域。为此，算法中采用自适应的零游程编码作为高阶扩展工具。该游程编码包含两种模式：普通模式和零游程模式，编码时做前向自适应建模并在两种模式中转换，其规则为：初始模式为普通模式，该模式下直接将输入样本输出，若连续输入0达到2个，进入零游程模式；在零游程模式无输出，只计数0个数，直到输入非0时退回普通模式，并输出0游程个数和该非0样本。最后，采用编码参数k＝0的Exp-Golomb编码对自适应零游程产生的样本和游程长度进行熵编码便完成了图像的压缩，获得压缩码流。

本发明与现有技术相比有如下优点：本发明具有较高的压缩性能，与目前最流行的JPEG标准相近(如表一所示)，可以保证10倍～30倍的较高压缩比时，保证较高图像质量。由于本发明采用了的编码方法，使得本发明与传统小波图像压缩算法和实现方式相比，在同等压缩性能的条件下，大大降低了算法复杂度。另外，本发明设计时引入了脉动结构设计的思想，设计了6个独立的处理单元实时并行处理，使得该结构基于FPGA或AISC实现时可以获得最高175百万像素每秒压缩速度，远远高于传统通用处理器CPU或可编程DSP的图像压缩速度。而且本发明在作为硬件IP核嵌入到各种平台中时，该结构具有接口简单标准，占用资源较少的特点，方便实用。

表一  本发明所涉及的编码算法压缩性能(相对于JPEG标准)

附图说明

图1为本发明在记录***中的使用示意图；

图2为本发明在涉及的图像压缩算法流程示意图；

图3为本发明实现一维小波变换的小波提升结构示意图；

图4为本发明实现二维小波变换的小波提升结构示意图；

图5为本发明中实现自适应零游程编码的硬件结构示意图；

图6为本发明中实现k＝0的Exp-Golomb编码硬件示意图；

图7为本发明涉及的图像分块编码示意图；

图8为本发明提出的基于脉动阵列的高速图像压缩结构设计；

图9为本发明脉动结构中的存储中转单元；

图10为本发明实现时的实物图；

图11为本发明实现8bit×1280×1024×100fps的高速大分辨率图像实时压缩效果图；

图12为本发明实现12bit×512×512×400fps的高速大分辨率图像实时压缩效果图。

具体实施方式

如图1所示，本发明涉及一种基于脉动阵列设计的高速图像压缩编码器，作为一个可嵌入的高速图像压缩IP核，使用时接收摄像机原始图像数据，将这些数据压缩后写入后续的记录设备中，由于本编码器对于高速图像可以保证较好图像质量的前提下实现10倍以上的实时数据压缩，故可以有效延长记录设备的记录时间和降低传输带宽。

本发明所基于的算法基础流程图如图2所示，包含了3级5/3小波变换、最佳量化、自适应零游程编码(AZRL)、k＝0的Exp-Golomb编码。

根据信息理论，一个信源的信息量H(x)取决于其信源符号分布概率P(x)，而根据香农第一定理，一个信源采用熵编码达到的平均码长下限即为其信息量H(x)，即：

H(x)＝∑-log₂(P(x))，(5)

$\stackrel{\‾}{L}\≥H\left(x\right)---\left(6\right)$

其中表示单信源符号的平均码长。

当各信源的概率为等概率分布时，信息量最大。为了减少信源信息量，以便熵编码达到较小的码长，必须使得信源概率分布极不均匀。为此，本发明采用5/3小波变换对原始图像做能量聚集，去除像素间的相关性，即像素间冗余。5/3小波具有优秀的能量聚集效应，并能实现整数到整数的可逆变换，使得本发明可以兼容无损压缩。其中5/3小波变换采用先进的提升小波结构实现，提升小波由两个过程组成：预测过程和更新过程，其公式如(1)(2)式所示，对于二维的小波变换，则是采用行列变换分离实现。其原理图如图3所示，图3上为行变换结构，下为列变换结构。

待变换数据输入时，先进行行变换，行变换结构将输入的数据序列分割为奇序列和偶序列，偶序列在一级寄存后得到前一个偶序列数据，并与当前序列数据平均获得奇序列的预测，与当前奇序列相减得到残差(式1)，该残差即为小波变换的高频子带，并用当前残差前一个残差来更新偶序列(式2)，得到小波变换的低频子带，这就是图3的提升结构完成的行变换。如图4所示，在实现列变换时，接收行变换输出的每一行小波系数，并缓存前两行系数，前两行系数与当前行系数进行提升过程的预测操作，得到残差(式1)，残差又缓存一行，当前行残差与前一行残差共同对偶数行进行更新过程(式2)。这样经过一级行变换和列变换后就得到了图像的一级二维小波变换系数。它包括四个子带：LL1、LH1、HL1和HH1子带。

要实现3级小波变换，只用将LL1子带做一级小波变换又可得到LL2、LH2、HL2和HH2子带，再将LL2子带做一级小波变换又得到LL3、LH3、HL3和HH3子带，这样经过三级小波变换后，图像被变换为10个子带：LL3、LH3、HL3、HH3、LH2、HL2、HH2、LH1、HL1和HH1子带。对于局部平滑的自然图像，除了LL3子带外的各个子带系数均聚集在0附近，而且相邻系数之间相关性不大，去除了像素间冗余，有利于进一步的信源编码。

在去除像素间冗余后，图像仍然存在视觉冗余，为此要采用最佳量化法来处理小波系数，它根据子带变换增益确定各个子带的量化阶，子带变换增益G_b表示子带b的反变换综合基矢量的平方范数，它衡量了子带中每个系数失真对重建图像失真的影响程度，为最小化图像失真均方差，对变换增益较大的子带要采用较小的量化阶。考虑Dead-Zone均匀尺度量化，子带b的最优量化阶  b由(3)式给出，式中的  为基本量化步长，通过调整  可控制码率和失真。另外考虑到硬件实现除法时，若除数为2的幂次的话，仅用移位就可实现除法，所以可得到量化阶矢量为Δ×[1 1 1 2 2 2 4 4 4 8]。

可以看到，在进行最佳量化后，高频子带内必然产生许多的连续零区域。如果直接对这些系数进行熵编码，不能达到高的编码效率。为了有效对这些连续零区域进行编码，本发明中采用自适应的零游程编码方法对这些连续0进行游程预编码。

该自适应零游程编码器的结构图如图5所示，该编码算法工作时有两个编码模式：普通模式和游程模式。编码器初始化后处于普通模式，该模式下直接将输入样本输出，若连续输入0达到2个，进入零游程模式；在零游程模式无输出，只计数0个数，直到输入非0时退回普通模式，并输出0游程个数和该非0样本。为了实现该功能，本发明设计了图4所示的硬件结构图，当输入数据A时，判断其是否等于零，作为0计数器的使能和复位信号，并根据计数器当前值和A的值查表2得到计数器行为与编码输出，其中B表示当前值A的上一时刻的值，采用寄存器缓存得到。经过自适应零游程编码器的预编码，图像的小波系数个数明显减少，其概率密度分布较符合k＝0的Exp-Golomb编码对应的理想信源概率分布。

表二 自适应零游程编码器的行为模型

Exp-Golomb编码的码字由两部分组成：一元码+组内标号，在k＝0时样本n的Exp-Golomb码的一元码长度L由(7)式得到，组内标号码IndexCode由(8)式得到，其中bin_k(*)表示*的k位二进制表示。(7)、(8)式码字连起来就可以导出硬件实现时编码公式：若得到n+1的二进制首1位置j，那么Exp-Golomb码字长度为2j-1，由(9)式就得到整个Exp-Golomb码字Code。以上Exp-Golomb编码样本是非负的，采用(10)式将量化系数进行非负映射，将量化后小波系数c映射为非负样本n。

IndexCode＝bin_L-1(n+1-2^L-1)，   (8)

Code＝bin_2j-1(n+1)，            (9)

$n=\left\{\begin{array}{cc}2c& \mathrm{whenc}\≥0\\ -2c-1& \mathrm{others}\end{array}\right.,---\left(10\right)$

其中n表示待编码样本；L表示Exp-Golomb码的一元码长度；IndexCode表示组内标号码；bin_k(*)表示*的k位二进制表示；c表示小波系数；j表示数(n+1)的二进制表示的首1位置。

为了实现k＝0的Exp-Golomb编码，本发明设计了如图6所示的硬件编码器，待编码符号输入后先加1，并送入首1检测器得到输入符号的最高位1的位置j，并将位置信息送给桶形移位寄存器，桶形移位寄存器将加1后的符号做移位后得到Exp-Golomb码字，位置信息j运算得到2*j+1就是码长；最后将码长和码字送入一个bit整合器中得到字长为8bit的码流。该bit整合器的作用类似于FIFO，只不过它的输入输出字长是可变的，它由一个输入循环移位器和一个存储bit流的寄存器组以及一个输出循环移位器组成。

为了对尺度大的图像进行压缩，为了减少FPGA或ASIC芯片内部存储器开销，设计中将整幅图像分割为小块图像(大小为32×32)进行编码。然后将编码后的每个码块的码流打包起来，组成一个文件。该过程的示意图见(图7)。

在介绍了算法的实现过程及每个模块的原理及设计方法后，下面介绍如何进行脉动结构的设计，所谓的脉动阵列，就是若干处理器组成的处理器阵列，有节奏地计算并传递数据，完成一个计算任务。

图8为脉动结构顶层结构图，它包括六个PE单元、5个ME存储单元、两个有限状态机控制器、两个图像缓冲器和两个文件缓冲器。其中PE1～PE6分别为图像分块单元PE1、第一级小波变换单元PE2、第二级小波变换单元PE3、第三级小波变换单元PE4、熵编码单元PE5(包括了最佳量化，零游程编码和EG(0)编码)和码流打包单元PE6。ME1～ME5为存储中转单元(Memory Element)，用以在各PE单元之间交换数据。Image1和Image2两个图像缓冲器和File1和File2文件作为乒乓操作缓冲图像和码流。图像编码FSM控制器控制PE1和PE6在缓存Image1和缓存Image2、文件File1和文件File2间转换。它们依次是：

1、图像分割处理单元(PE1)；脉动结构处理单元PE1的任务是把图像分割成32×32的小块作为数据单元进入脉动结构。该单元主要由块级计数器和块内的像素级行列计数器产生读取地址，从图像乒乓缓冲中读取像素值，写入到ME1中。

2、第一级二维小波变换单元(PE2)；

3、第二级二维小波变换单元(PE3)；

4、第三级二维小波变换单元(PE4)；PE2～PE4单元中基于内嵌提升结构设计了深度流水线结构的小波变换核以满足高速变换的要求。该处实现三级小波变换采用分级实现的方法：PE2单元从ME1单元中读取图像块变换后写入ME2中；PE3把LL1子带以外的数据拷贝到ME3中，并把LL1子带变换后写到ME3中；PE4把LL2子带以外的数据拷贝到ME4中，并把LL2子带变换后写到ME4中。

5、联合熵编码单元(PE5)；熵编码单元是整个设计中逻辑密集度较高的单元。它由最佳量化模块，自适应零游程编码模块和EG(0)编码模块。最佳量化模块根据三级二维小波变换十个子带不同的变换增益为每个模块分配了最佳量化阶。自适应零游程编码器以行扫描图像小波系数，自适应地用游程码编码零系数。最后未游程编码的系数和零游程值均采用EG(0)编码器编码，得到该图像块的码流和码流长度，写入ME5中。

6、码流打包单元(PE6)；码流打包单元从ME5中读取码流，按预定的文件格式将每个图像块的码流和码流长度打包成为文件，写入输出文件缓冲器File1或File2，得到压缩后的图像文件。

在这些单元之间，负责数据传递的单元叫做数据交换单元(ME1～5)，存储单元ME1～ME6作为数据中转站在各PE单元之间交换数据，它必须具有接受前一PE单元输出结果的同时，为下一PE单元提供处理源数据的功能。据此设计了如图9所示的数据中转单元。该单元有两个工作状态，用块编码FSM控制器产生的Sel信号选择。当Sel＝0时，前一PE单元的数据写入RAM1，后一PE单元从RAM2读出数据；当Sel＝1时，前一PE单元的数据写入RAM2，后一PE单元从RAM1读出数据。

该高速图像压缩结构在FPGA平台上最快可以实现175MSPS的超高速图像压缩，已远远高于市面最快的图像压缩ASIC芯片的速度，而且占用资源少。因此可在原硬件平台不做更改的情况下，作为IP核嵌入到原***中，对高速图像数据进行压缩，缓解其记录传输中容量和带宽受限的情况。

综上所述，本发明涉及一款能够基于FPGA或VLSI实现的超高速的图像压缩IPcore，满足应用中各类高速图像数据压缩记录和传输的要求。本发明基于脉动结构设计了高速图像压缩结构，实现了一种低复杂度图像压缩算法。该结构将图像压缩算法分解为六个相对独立的处理单元，各处理单元(PE)并行，数据以流水线的方式进行处理。最终采用VHDL语言描述该结构，通过仿真调试，FPGA片上运行等手段证明了该结构能够按预期产生正确的码流。通过XilinxISE的XST工具综合结果可以看到，该结构在占用较小硬件资源的同时，能实现高速到超高速(最高175MSPS)的二维图像压缩，远远高于当前市面最快的二维图像压缩芯片，能够满足高速图像压缩应用的需求。

目前，该结构已经成功用于工程应用，并实现了8bit×1280×1024×100fps和12bit×512×512×400fps的高速图像压缩。图10为本发明实施的实物图。图11，图12分别是该结构实时压缩得到的8bit×1280×1024和12bit×512×512的图像。这些图像数据证明了本发明在功能上是完备正确的，速度上可以实现高分辨率高速图像的压缩，支持8～12比特像素深度，而且在十倍以上压缩比时具有较高图像压缩质量。

本发明未详细阐述部分属于本领域技术人员的公知技术。

Claims (6)

1.基于脉动阵列的高速图像压缩VLSI编码方法，其特征在于步骤如下：

步骤一，将整幅图像切割为大小为32×32的图像块；

步骤二，采用三级二维5/3小波变换对32×32的图像块做能量聚集，去除像素间的相关性；要实现二维的小波变换，可采用一维行变换，一维列变换分离的实现方法，其中一维5/3小波变换采用小波提升结构实现，小波提升结构包括预测过程和更新两个过程，预测和更新两个过程由(1)、(2)式所定义：

其中x_extent(n)为原始小波信号x(n)的边缘对称扩展信号，y(n)为一级小波变换系数；经过三级二维5/3小波变换后，图像被分解为10个子带的小波系数；

步骤三，采用最佳量化对所述小波系数进行量化

根据子带变换增益确定各个子带的最优量化阶，即公式(3)

${\mathrm{\Δ}}_b=\mathrm{\Δ}\·\sqrt{\frac{1}{G_b}},---\left(3\right)$

其中G_b为子带变换增益，表示子带b的反变换综合基矢量的平方范数，为基本量化步长；

步骤四，对量化后的小波系数进行自适应零游程编码(AZRL)；

步骤五，采用编码参数k＝0的Exp-Golomb编码对自适应零游程产生的样本和游程长度进行熵编码，完成图像块的压缩，获得每个图像块的压缩码流；

步骤六，将获得每个图像块的压缩码流，按照相应顺序打包起来，形成图像压缩文件。

2.根据权利要求1所述的基于脉动阵列的高速图像压缩VLSI编码方法，其特征在于：所述步骤四中，自适应零游程编码有两个编码模式：普通模式和游程模式，编码过程初始化后处于普通模式，该模式下直接将输入样本输出，若连续输入0达到2个，进入零游程模式；在零游程模式无输出，只计数0个数，直到输入非0时退回普通模式，并输出0游程个数和该非0样本。

3.基于脉动阵列的高速图像压缩VLSI编码器，其特征在于：包括图像级控制器、码块级控制器、图像切割分块器、第一至第三级二维小波变换器、QRG联合编码器、码流打包器以及5组数据乒乓缓存器；为了实现图像序列的连续压缩，在编码器外配置两组图像乒乓缓存器，当一个缓存接收图像时另一缓存作为信源数据由本发明的脉动阵列编码器进行编码；首先，图像切割分块器从作为压缩数据源的乒乓缓存中将图像分割为32×32大小的码块写入后面的码块缓存中；第一级二维小波变换器读取前面码块缓存的数据，变换后将结果写入后续缓存；第二级二维小波变换器和第三级二维小波变换器都是读取前面缓存中小波系数的LL子带变换后写入后续缓存，并搬运剩余子带到后续缓存，其中第三级二维小波变换器还要进行第三级LL子带的二维预测。QRG联合编码器从前面缓存中读取三级小波变换系数，进行最佳量化、自适应零游程编码和k＝0的Exp-Golomb编码后将码流写入后续码流缓存，最后码流打包器将前面缓存的码流按照预定格式打包成文件写入外部存储体或直接传输，最终完成高帧频高分辨率的数字图像实时压缩存储/传输的工作；

所述的二维小波变换器为5/3小波变换，兼容无损压缩；

所述的图像级控制器产生与图像同步的控制信号，负责图像切割分块器和码流打包器的复位及初始化；

所述的码块级控制器由图像级控制器控制复位，它接收图像切割分块器、第一至第三级二维小波变换器、QRG联合编码器、码流打包器的处理状态信号，并根据这些状态同步各处理单元的工作；

所述的QRG联合编码器由三个部件串联组成：最佳量化器、自适应零游程编码器和Exp-Golomb编码器。

4.根据权利要求3所述的基于脉动阵列的高速图像压缩VLSI编码器，其特征在于：所述的最佳量化器对十个子带分别进行均匀Dead-Zone量化，十个子带的量化阶矢量为Δ×[1112224448]。

5.根据权利要求3所述的基于脉动阵列的高速图像压缩VLSI编码器，其特征在于：所述的自适应零游程编码器具有两个工作模式：普通模式及游程模式，两个工作模式间转换连续零个数阈值为2。

6.根据权利要求3所述的基于脉动阵列的高速图像压缩VLSI编码器，其特征在于：所述的Exp-Golomb编码器采用位并行编码结构，Exp-Golomb编码参数k为0。

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